JPH01223532A - オーバフロウ・アンダフロウ処理回路 - Google Patents
オーバフロウ・アンダフロウ処理回路Info
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- JPH01223532A JPH01223532A JP63048709A JP4870988A JPH01223532A JP H01223532 A JPH01223532 A JP H01223532A JP 63048709 A JP63048709 A JP 63048709A JP 4870988 A JP4870988 A JP 4870988A JP H01223532 A JPH01223532 A JP H01223532A
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- 238000010586 diagram Methods 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
浮動小数点演算器において指定された丸めモードに応じ
た値を出力するオーバフロウ・アンダフロウ処理回路に
関し、 構成を簡素化することを目的とし、 浮動小数点演算結果における、浮動小数点表示の仮数部
の最下位ビットの位より下位のビットおよび指定された
丸めモードに応じて、丸める前の該浮動小数点演算結果
の該仮数部を丸めるビ・ノドを出力するＲＣ生成回路を
有し、浮動小数点演算結果がオーバフロウ、あるいは、
アンダフロウとなったとき、前記指定された丸めモード
に応じた値を、それぞれ出力する浮動小数点演算器にお
し）で、前記浮動小数点演算結果がオーバフロウ、ある
いは、アンダフロウとなったとき、指定された丸めモー
ドに応じて出力すべき値を、それぞれ保持する出力レジ
スタ部を有し、前記オーツ〈フロラ時、およびアンダフ
ロウ時においては、それぞれ、前記ＲＣ生成回路の出力
が、前記出力レジスタ部に保持された値のうち、前記指
定された丸めモードにおいて出力すべき値を保持するも
のを選択して出力させるようなパラメータを前記下位の
ビットの代わりに該ＲＣ生成回路に印加するゲート回路
部を有してなるように構成する。
た値を出力するオーバフロウ・アンダフロウ処理回路に
関し、 構成を簡素化することを目的とし、 浮動小数点演算結果における、浮動小数点表示の仮数部
の最下位ビットの位より下位のビットおよび指定された
丸めモードに応じて、丸める前の該浮動小数点演算結果
の該仮数部を丸めるビ・ノドを出力するＲＣ生成回路を
有し、浮動小数点演算結果がオーバフロウ、あるいは、
アンダフロウとなったとき、前記指定された丸めモード
に応じた値を、それぞれ出力する浮動小数点演算器にお
し）で、前記浮動小数点演算結果がオーバフロウ、ある
いは、アンダフロウとなったとき、指定された丸めモー
ドに応じて出力すべき値を、それぞれ保持する出力レジ
スタ部を有し、前記オーツ〈フロラ時、およびアンダフ
ロウ時においては、それぞれ、前記ＲＣ生成回路の出力
が、前記出力レジスタ部に保持された値のうち、前記指
定された丸めモードにおいて出力すべき値を保持するも
のを選択して出力させるようなパラメータを前記下位の
ビットの代わりに該ＲＣ生成回路に印加するゲート回路
部を有してなるように構成する。
（産業上の利用分野〕
本発明は浮動小数点演算器において指定された丸めモー
ドに応じた値を出力するオーバフロウ・アンダフロウ処
理回路に関する。
ドに応じた値を出力するオーバフロウ・アンダフロウ処
理回路に関する。
現在、浮動小数点演算器の規格としては、ＩＥＥＥ
Ｐ７５４Ｄ１０．０が標準的に用いられている。本規格
によれば、浮動小数点演算の際の丸めのモードとして、
最も近い値に丸めるＲｏｕｎｄ ｔ。
Ｐ７５４Ｄ１０．０が標準的に用いられている。本規格
によれば、浮動小数点演算の際の丸めのモードとして、
最も近い値に丸めるＲｏｕｎｄ ｔ。
Ｎｅａｒｅｓ ｔ （以下では、ＲＮと称す）、０に向
かって丸めるＲｏｕｎｄ ｔｏｗａｒｄ Ｏ（以下で
は、ＲＺと称す）、＋ωに向かって丸めるＲｏｕｎｄ
ｔｏｗａｒｄ ＋ ｏｏ （以下では、ＲＰと称す）
、そして、−■に向かって丸めるＲｏｕｎｄ ｔｏｗａ
ｒｄ −ｏｏ（以下では、ＲＭと称す）、が規定され
ている。これらの各モードにおける、オーバフロウおよ
びアンダフロウの際の出力は、第５図に示されるように
なる。第５図において、“＋”および“−”は、丸めの
対象となる浮動小数点演算結果の符号であり、Ｆ ＩＩ
＠ＸおよびＦ ｍ１Ｔｈは、それぞれ対象となる浮動小
数点演算器において正規化された数として表される（絶
対値が）最大の数、および最小の数である。また、“Ｒ
ＮＤ”で示されるのは、上記の各丸めモードを識別する
コードである。
かって丸めるＲｏｕｎｄ ｔｏｗａｒｄ Ｏ（以下で
は、ＲＺと称す）、＋ωに向かって丸めるＲｏｕｎｄ
ｔｏｗａｒｄ ＋ ｏｏ （以下では、ＲＰと称す）
、そして、−■に向かって丸めるＲｏｕｎｄ ｔｏｗａ
ｒｄ −ｏｏ（以下では、ＲＭと称す）、が規定され
ている。これらの各モードにおける、オーバフロウおよ
びアンダフロウの際の出力は、第５図に示されるように
なる。第５図において、“＋”および“−”は、丸めの
対象となる浮動小数点演算結果の符号であり、Ｆ ＩＩ
＠ＸおよびＦ ｍ１Ｔｈは、それぞれ対象となる浮動小
数点演算器において正規化された数として表される（絶
対値が）最大の数、および最小の数である。また、“Ｒ
ＮＤ”で示されるのは、上記の各丸めモードを識別する
コードである。
従来、第５図のような値を出力するためには、各丸めモ
ードを定めるパラメータを入力して、該各丸めモードに
おいて出力すべき値を保持するレジスタを指定するデコ
ーダを設けることによっていたため、ハードウェアが大
きくなるという問題があった。そのため、浮動小数点演
算器においてオーバフロウおよびアンダフロウの際の出
力値を発生させる処理回路の構成を簡素化するする技術
が要望されていた。
ードを定めるパラメータを入力して、該各丸めモードに
おいて出力すべき値を保持するレジスタを指定するデコ
ーダを設けることによっていたため、ハードウェアが大
きくなるという問題があった。そのため、浮動小数点演
算器においてオーバフロウおよびアンダフロウの際の出
力値を発生させる処理回路の構成を簡素化するする技術
が要望されていた。
一第６図は従来の浮動小数点演算器において各丸めモー
ド毎に定められたオーバフロウおよびアンダフロウの際
の出力値を発生させる処理回路（以下では、オーバフロ
ウ・アンダフロウ処理回路と称す）の構成を示すもので
ある。第６図において、５−１．５−２．５−３．およ
び５−４は、それぞれ、固定値“Ｑ”、”Ｆ ｓａｗ
”、“Ｆｌ、７”、および“０”を保持し、且つ、それ
ぞれ先頭ビットとして丸めの対象となる浮動小数点演算
結果の符号がセットされるレジスタである。そして、８
および９は、それぞれオーバフロウ時、およびアンダフ
ロウ時において指定された丸めモードに応じて出力すべ
きレジスタを選択するデコーダである。該デコーダ８，
９、および上記レジスタ５−１．５−２．５−３．およ
び５−４において、５ＩＧＮで示されるのは上記丸めの
対象となる浮動小数点演算結果の符号（該符号が“＋”
のときは０″、１−″のときは６１″とする）、ＲＮＤ
、ＲＮＤ！で示されるのは、それぞれ、前記各丸めモー
ドを識別するコードの第１ビットおよび第２ビットであ
る。さらに、第６図において、６および７は、それぞれ
、オーバフロウ時およびアンダフロウ時においてのみ導
通するトライステート・バッファ回路である。
ド毎に定められたオーバフロウおよびアンダフロウの際
の出力値を発生させる処理回路（以下では、オーバフロ
ウ・アンダフロウ処理回路と称す）の構成を示すもので
ある。第６図において、５−１．５−２．５−３．およ
び５−４は、それぞれ、固定値“Ｑ”、”Ｆ ｓａｗ
”、“Ｆｌ、７”、および“０”を保持し、且つ、それ
ぞれ先頭ビットとして丸めの対象となる浮動小数点演算
結果の符号がセットされるレジスタである。そして、８
および９は、それぞれオーバフロウ時、およびアンダフ
ロウ時において指定された丸めモードに応じて出力すべ
きレジスタを選択するデコーダである。該デコーダ８，
９、および上記レジスタ５−１．５−２．５−３．およ
び５−４において、５ＩＧＮで示されるのは上記丸めの
対象となる浮動小数点演算結果の符号（該符号が“＋”
のときは０″、１−″のときは６１″とする）、ＲＮＤ
、ＲＮＤ！で示されるのは、それぞれ、前記各丸めモー
ドを識別するコードの第１ビットおよび第２ビットであ
る。さらに、第６図において、６および７は、それぞれ
、オーバフロウ時およびアンダフロウ時においてのみ導
通するトライステート・バッファ回路である。
以上の構成により、第６図のオーバフロウ・アンダフロ
ウ処理回路の出力は、第５図に示されるようなものとな
る。
ウ処理回路の出力は、第５図に示されるようなものとな
る。
ところが、第６図に示されるような、従来のオーバフロ
ウ・アンダフロウ処理回路においては、各丸めモード毎
に定められたオーバフロウおよびアンダフロウの際の出
力値を保持するレジスタを指定するために、それぞれ専
用のデコーダを用いており、ハードウェアが太き（なる
という問題があった。
ウ・アンダフロウ処理回路においては、各丸めモード毎
に定められたオーバフロウおよびアンダフロウの際の出
力値を保持するレジスタを指定するために、それぞれ専
用のデコーダを用いており、ハードウェアが太き（なる
という問題があった。
本発明は上記の問題点に鑑み、なされたもので、構成を
簡素化したオーバフロウ・アンダフロウ処理回路を提供
することを目的とするものである。
簡素化したオーバフロウ・アンダフロウ処理回路を提供
することを目的とするものである。
第１図は本発明の基本構成図である０本図において、１
は仮数部、２は下位ビット、３はゲート回路部、４はＲ
Ｃ生成回路、そして、５は出力レジスタ部である。
は仮数部、２は下位ビット、３はゲート回路部、４はＲ
Ｃ生成回路、そして、５は出力レジスタ部である。
第１図において、仮数部１は、浮動小数点演算結果にお
ける浮動小数点表示の仮数部であり、下位ビット２は、
丸める前の浮動小数点演算結果における上記仮数部１の
最下位ピントより下位のビットである。ＲＣ生成回路４
は、該下位ビット２および指定された丸めモードに応じ
て、丸める前の該浮動小数点演算結果の該仮数部１を丸
めるビットを出力する。出力レジスタ部５は、上記浮動
小数点演算結果がオーバフロウ、あるいは、アンダフロ
ウとなったとき、指定された丸めモードに応じて出力す
べき値を、それぞれ保持するものである。そして、ゲー
ト回路部３は、上記オーバフロウ時、およびアンダフロ
ウ時においては、それぞれ、前記ＲＣ生成回路４の出力
が、前記出力レジスタ部５を制御して上記指定された丸
めモードにおいて出力すべき値を選択して出力させるよ
うなパラメータを前記下位のビット２の代わりに該ＲＣ
生成回路４に印加する。
ける浮動小数点表示の仮数部であり、下位ビット２は、
丸める前の浮動小数点演算結果における上記仮数部１の
最下位ピントより下位のビットである。ＲＣ生成回路４
は、該下位ビット２および指定された丸めモードに応じ
て、丸める前の該浮動小数点演算結果の該仮数部１を丸
めるビットを出力する。出力レジスタ部５は、上記浮動
小数点演算結果がオーバフロウ、あるいは、アンダフロ
ウとなったとき、指定された丸めモードに応じて出力す
べき値を、それぞれ保持するものである。そして、ゲー
ト回路部３は、上記オーバフロウ時、およびアンダフロ
ウ時においては、それぞれ、前記ＲＣ生成回路４の出力
が、前記出力レジスタ部５を制御して上記指定された丸
めモードにおいて出力すべき値を選択して出力させるよ
うなパラメータを前記下位のビット２の代わりに該ＲＣ
生成回路４に印加する。
丸めの対象となる浮動小数点演算結果がオーバフロウ、
およびアンダフロウとなったときには、ゲート回路部３
は、ＲＣ生成回路４の出力が、前記出力レジスタ部５を
制御して上記指定された丸めモードにおいて出力すべき
値を選択して出力させるようなパラメータを前記下位の
ビット２の代わりに該ＲＣ生成回路４に印加する。
およびアンダフロウとなったときには、ゲート回路部３
は、ＲＣ生成回路４の出力が、前記出力レジスタ部５を
制御して上記指定された丸めモードにおいて出力すべき
値を選択して出力させるようなパラメータを前記下位の
ビット２の代わりに該ＲＣ生成回路４に印加する。
これにより、該ＲＣ生成回路４からの有効な出力を制御
端子に印加された、出力レジスタ部５より、上記指定さ
れた丸めモードにおいて上記オーバフロウ、あるいは、
アンダフロウに応じて出力されるべき値が出力される。
端子に印加された、出力レジスタ部５より、上記指定さ
れた丸めモードにおいて上記オーバフロウ、あるいは、
アンダフロウに応じて出力されるべき値が出力される。
したがって、本発明によれば、浮動小数点演算器が丸め
処理を行なうために一般に備えているＲＣ生成回路を用
いて、従来、オーバフロウ時、およびアンダフロウ時に
、指定された丸めモードに応じて出力すべき値を保持す
るレジスタを選択するために設けていたデコーダの役割
をさせることにより、ハードウェアを小型化することが
できる。
処理を行なうために一般に備えているＲＣ生成回路を用
いて、従来、オーバフロウ時、およびアンダフロウ時に
、指定された丸めモードに応じて出力すべき値を保持す
るレジスタを選択するために設けていたデコーダの役割
をさせることにより、ハードウェアを小型化することが
できる。
第２図は本発明の実施例の構成図である。第２図におい
て、１０は仮数レジスタ、２０はガード・デジ７ト・レ
ジスタ、３０はゲート回路部、４はＲＣ（Ｒｏｕｎｄ−
ｔｎｇ Ｃａｒｒｙ ）生成回路、そして、５−１．５
−２．５−３．および５−４は、前述の第６図の構成に
おけると同様の、それぞれ、固定値“競”、“Ｆ ａｍ
ｘ ”、 Ｆ Ｉ＠ｉｌｌ ” 、および“Ｏ”を保持
し、先頭ビットとして丸めの対象となる浮動小数点演算
結果の符号５ＩＧＮをセントする出力レジスタである。
て、１０は仮数レジスタ、２０はガード・デジ７ト・レ
ジスタ、３０はゲート回路部、４はＲＣ（Ｒｏｕｎｄ−
ｔｎｇ Ｃａｒｒｙ ）生成回路、そして、５−１．５
−２．５−３．および５−４は、前述の第６図の構成に
おけると同様の、それぞれ、固定値“競”、“Ｆ ａｍ
ｘ ”、 Ｆ Ｉ＠ｉｌｌ ” 、および“Ｏ”を保持
し、先頭ビットとして丸めの対象となる浮動小数点演算
結果の符号５ＩＧＮをセントする出力レジスタである。
また、６および７も、第６図の構成におけると同様の、
それぞれ、オーバフロウ時、およびアンダフロウ時にお
いてのみ導通するトライステート・バッファ回路である
。
それぞれ、オーバフロウ時、およびアンダフロウ時にお
いてのみ導通するトライステート・バッファ回路である
。
仮数レジスタ１０は、丸めの対象となる浮動小数点演算
結果のうち、当該浮動小数点演算器において最終的な演
算結果として表示される浮動小数点表示の仮数部に対応
する桁数の小数が保持される部分である。
結果のうち、当該浮動小数点演算器において最終的な演
算結果として表示される浮動小数点表示の仮数部に対応
する桁数の小数が保持される部分である。
出力レジスタ５−１．５−２．５−３．および５−４は
第１図の出力レジスタ部５に対応するものであり、出力
レジスタ５−１．５−２．５−３゜および５−４におい
て、５ＩＧＮで示されるのは、第６図におけると同様に
、上記丸めの対象となる浮動小数点演算結果の符号（該
符号が“＋”のときは“０”、“−”のときは“１”と
する）である。
第１図の出力レジスタ部５に対応するものであり、出力
レジスタ５−１．５−２．５−３゜および５−４におい
て、５ＩＧＮで示されるのは、第６図におけると同様に
、上記丸めの対象となる浮動小数点演算結果の符号（該
符号が“＋”のときは“０”、“−”のときは“１”と
する）である。
ＯＶＦおよびＵＤＦは、それぞれ、該丸めの対象となる
浮動小数点演算結果がオーバフロウ、およびアンダフロ
ウのときに有効、すなわち、“ １”となる信号である
。そして、ＲＮＤは、丸めモードを示すコードである。
浮動小数点演算結果がオーバフロウ、およびアンダフロ
ウのときに有効、すなわち、“ １”となる信号である
。そして、ＲＮＤは、丸めモードを示すコードである。
ＲＣ生成回路４に入力される他の信号、Ｌは、該丸めの
対象となる浮動小数点演算結果の仮数部分の最下位ビッ
ト（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）で
ある。また、ＲＣ生成回路４に入力される信号の１つ、
ＤＳは上記の符号５ＩＧＮと等しい値を有するものであ
る。
対象となる浮動小数点演算結果の仮数部分の最下位ビッ
ト（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）で
ある。また、ＲＣ生成回路４に入力される信号の１つ、
ＤＳは上記の符号５ＩＧＮと等しい値を有するものであ
る。
ガード・デジット（Ｇｕａｒｄ Ｄｉｇｉｔ） ・レジ
スタ２０の各ビット、Ｇ、Ｒ，およびＳは、それぞれ上
記丸めの対象となる浮動小数点演算結果において仮数部
分の最下位ビットのさらに下位に順に設けられたビット
であって、Ｇはガード・ビット、Ｒは丸めビット、Ｓは
ステイッキ・ビット（ＳｔｉｃｋｙＢｉｔ）である、こ
れらのガード・デジットは、前記Ｉ ＥＥＥ規格におい
て、丸めによるバイアス誤差を発生しないように前記丸
めの対象となる浮動小数点演算結果を最近値に丸めるた
めのもので、上記ステイッキ・ビットＳには、該丸めの
対象となる浮動小数点演算結果における、該スティッキ
・ビットＳ以下の全ビットの論理和がセットされる。
スタ２０の各ビット、Ｇ、Ｒ，およびＳは、それぞれ上
記丸めの対象となる浮動小数点演算結果において仮数部
分の最下位ビットのさらに下位に順に設けられたビット
であって、Ｇはガード・ビット、Ｒは丸めビット、Ｓは
ステイッキ・ビット（ＳｔｉｃｋｙＢｉｔ）である、こ
れらのガード・デジットは、前記Ｉ ＥＥＥ規格におい
て、丸めによるバイアス誤差を発生しないように前記丸
めの対象となる浮動小数点演算結果を最近値に丸めるた
めのもので、上記ステイッキ・ビットＳには、該丸めの
対象となる浮動小数点演算結果における、該スティッキ
・ビットＳ以下の全ビットの論理和がセットされる。
後述するように、これらの３ビットおよび前記の信号Ｒ
ＮＤ、Ｌ、および、ＤＳによって、丸める前の浮動小数
点演算結果の値が、前記仮数レジスタ１の最下位ビット
Ｌまでで正確に表されるか、該仮数レジスタ１の最下位
ビットＬまでで表される２つの小数のちょうど中間の値
であるか、該中間より下であるか、あるいは、上である
かが判断され、その結果に応じて該仮数レジスタ１の最
下位ビットＬを丸める。
ＮＤ、Ｌ、および、ＤＳによって、丸める前の浮動小数
点演算結果の値が、前記仮数レジスタ１の最下位ビット
Ｌまでで正確に表されるか、該仮数レジスタ１の最下位
ビットＬまでで表される２つの小数のちょうど中間の値
であるか、該中間より下であるか、あるいは、上である
かが判断され、その結果に応じて該仮数レジスタ１の最
下位ビットＬを丸める。
ＲＣ生成回路４は、前記丸めモードを示す信号ＲＮＤ、
上記ガード・デジット、Ｇ、Ｒ，およびＳ、そして前記
仮数レジスタ１の最下位ビットし、さらに、前記丸めの
対象となる浮動小数点演算結果の符号ＤＳを、それぞれ
対応する入力端子より入力して、これらのパラメータに
基づいて、前述のように丸めの対象となる浮動小数点演
算結果を最近値に丸めるために、前記仮数レジスタｌＯ
に保持された値に加算すべき１ビットの値（Ｒｏｕｎｄ
Ｃａｒｒｙ、 ＲＣ）を出力するものである。
上記ガード・デジット、Ｇ、Ｒ，およびＳ、そして前記
仮数レジスタ１の最下位ビットし、さらに、前記丸めの
対象となる浮動小数点演算結果の符号ＤＳを、それぞれ
対応する入力端子より入力して、これらのパラメータに
基づいて、前述のように丸めの対象となる浮動小数点演
算結果を最近値に丸めるために、前記仮数レジスタｌＯ
に保持された値に加算すべき１ビットの値（Ｒｏｕｎｄ
Ｃａｒｒｙ、 ＲＣ）を出力するものである。
第３図には、加算演算の場合における、第２図のＲＣ生
成回路４の入力と出力との関係が示されている。なお、
第３図において、＊で示されるのは、“Ｏ”でも“１′
″でもよいことを示す。
成回路４の入力と出力との関係が示されている。なお、
第３図において、＊で示されるのは、“Ｏ”でも“１′
″でもよいことを示す。
第２図の構成において、本発明により設けられたゲート
回路部３０は、上記のＲＣ生成回路４の入力と出力との
関係に基づいて第１図のゲート回路部３を実現するもの
で、ＯＲ回路３１．３２゜３３、および３４、そして、
ＡＮＤ回路３５および３６から構成される。ＯＲ回路３
２．３３．および３４の一方の入力端子には、それぞれ
前記ガード・デジットＳ、Ｒ，およびＧが印加される。
回路部３０は、上記のＲＣ生成回路４の入力と出力との
関係に基づいて第１図のゲート回路部３を実現するもの
で、ＯＲ回路３１．３２゜３３、および３４、そして、
ＡＮＤ回路３５および３６から構成される。ＯＲ回路３
２．３３．および３４の一方の入力端子には、それぞれ
前記ガード・デジットＳ、Ｒ，およびＧが印加される。
ＯＲ回路３１は、前記のオーバフロウ時に有効となる信
号ＯＶＦ、およびアンダフロウ時に有効となる信号ＵＤ
Ｆを入力して、その出力を上記ＯＲ回路３２の他方の端
子に印加する。ＯＲ回路３３および３４それぞれの他方
の入力端子には、上記オーバフロウ時に有効となる信号
ＯＶＦが印加される。ＡＮＤ回路３５および３６各々の
一方の入力端子には、それぞれＯＲ回路３３および３４
の出力が印加され、該ＡＮＤ回路３５および３６各々の
他方の入力端子には、前記アンダフロウ時に有効となる
信号ＵＤＦが、それぞれ反転されて印加されている。そ
して、該ＡＮＤ回路３６および３５各々の出力は、それ
ぞれＲＣ生成回路４の前記ガード・ビットＧに対応する
入力端子、および前記丸めビットＲに対応する入力端子
に印加される。
号ＯＶＦ、およびアンダフロウ時に有効となる信号ＵＤ
Ｆを入力して、その出力を上記ＯＲ回路３２の他方の端
子に印加する。ＯＲ回路３３および３４それぞれの他方
の入力端子には、上記オーバフロウ時に有効となる信号
ＯＶＦが印加される。ＡＮＤ回路３５および３６各々の
一方の入力端子には、それぞれＯＲ回路３３および３４
の出力が印加され、該ＡＮＤ回路３５および３６各々の
他方の入力端子には、前記アンダフロウ時に有効となる
信号ＵＤＦが、それぞれ反転されて印加されている。そ
して、該ＡＮＤ回路３６および３５各々の出力は、それ
ぞれＲＣ生成回路４の前記ガード・ビットＧに対応する
入力端子、および前記丸めビットＲに対応する入力端子
に印加される。
以上の構成によって、第２図のゲート回路部３０は、オ
ーバフロウ、あるいは、アンダフロウ以外のときには上
記ガード・デジット、Ｇ、Ｒ。
ーバフロウ、あるいは、アンダフロウ以外のときには上
記ガード・デジット、Ｇ、Ｒ。
およびＳをそのまま上記ＲＣ生成回路４の対応する端子
に印加する。
に印加する。
また、上記の構成により、該ゲート回路部３０は、オー
バフロウ時においては前記ガード・デジッ）Ｇ、Ｒ，お
よびＳの代わりに全て“１”からなる３ビットを該ＲＣ
生成回路４における該ガード・デジットＧ、Ｒ，および
Ｓに対応する入力端子に印加し、アンダフロウ時におい
ては前記ガード・デジットＧ、Ｒ，およびＳの代わりに
、順に“０°、′０゛そしてｌ″となる３ビットを、該
ＲＣ生成回路４における同じく該ガード・デジッ）Ｇ、
Ｒ，およびＳに対応する入力端子に印加する。
バフロウ時においては前記ガード・デジッ）Ｇ、Ｒ，お
よびＳの代わりに全て“１”からなる３ビットを該ＲＣ
生成回路４における該ガード・デジットＧ、Ｒ，および
Ｓに対応する入力端子に印加し、アンダフロウ時におい
ては前記ガード・デジットＧ、Ｒ，およびＳの代わりに
、順に“０°、′０゛そしてｌ″となる３ビットを、該
ＲＣ生成回路４における同じく該ガード・デジッ）Ｇ、
Ｒ，およびＳに対応する入力端子に印加する。
ＲＣ生成回路４において、上記ガード・デジソ）Ｇ、Ｒ
，およびＳに対応する入力端子に印加される３ビットの
値が、“１１１”および“００１”のときのＲＣ生成回
路４における（本実施例においては加算演算の場合の入
力・出力関係を用いる）入力と出力との関係は、第３図
において、ＰＩ〜Ｐ８で示される。さらに、第４図には
、このときのＲＣ出力を、オーバフロウ時およびアンダ
フロウ時のそれぞれについて、各丸めモード、および浮
動小数点演算結果の符号毎に示している。
，およびＳに対応する入力端子に印加される３ビットの
値が、“１１１”および“００１”のときのＲＣ生成回
路４における（本実施例においては加算演算の場合の入
力・出力関係を用いる）入力と出力との関係は、第３図
において、ＰＩ〜Ｐ８で示される。さらに、第４図には
、このときのＲＣ出力を、オーバフロウ時およびアンダ
フロウ時のそれぞれについて、各丸めモード、および浮
動小数点演算結果の符号毎に示している。
上記ＲＣ生成回路４の出力ＲＣは、第２図に示されるよ
うに、上記出力レジスタ５−１および５−３の出力をイ
ネーブルにする制御端子に対しては、そのまま、そして
、出力レジスタ５−２および５−４の出力をイネーブル
にする制御端子に対しては、反転されて印加される。こ
れにより、該ＲＣ生成回路４の出力ＲＣが“ｌ”のとき
は出力レジスタ５−１および５−３の内容が出力され、
該ＲＣ生成回路４の出力ＲＣが“θ″のときは出力レジ
スタ５−２および５−４の内容が出力される。そして、
出力レジスタ５−１または５−２の出力はトライステー
ト・バッファ回路６によってオーバフロウ時にのみ外部
に現れ、出力レジスタ５−３または５−４の出力はトラ
イステート・バッファ回路７によってアンダフロウ時に
のみ外部に現れる。
うに、上記出力レジスタ５−１および５−３の出力をイ
ネーブルにする制御端子に対しては、そのまま、そして
、出力レジスタ５−２および５−４の出力をイネーブル
にする制御端子に対しては、反転されて印加される。こ
れにより、該ＲＣ生成回路４の出力ＲＣが“ｌ”のとき
は出力レジスタ５−１および５−３の内容が出力され、
該ＲＣ生成回路４の出力ＲＣが“θ″のときは出力レジ
スタ５−２および５−４の内容が出力される。そして、
出力レジスタ５−１または５−２の出力はトライステー
ト・バッファ回路６によってオーバフロウ時にのみ外部
に現れ、出力レジスタ５−３または５−４の出力はトラ
イステート・バッファ回路７によってアンダフロウ時に
のみ外部に現れる。
上述の構成により、第２図の構成の最終出力、すなわち
、トライステート・バッファ回路６または７の出力は、
先に第５図に示した、指定された丸めモードに応じてオ
ーバフロウ時またはアンダフロウ時に、それぞれ出力さ
れるべき値に一致する。すなわち、前記ゲート回路部３
０が、オーバフロウ時およびアンダフロウ時において、
それぞれ前記ガード・デジッ）Ｇ、Ｒ，およびＳの代わ
りにＲＣ生成回路４に印加する前記３ビー／ ）は、該
ＲＣ生成回路４の出力が、出力レジスタ５−１および５
−２、あるいは、出力レジスタ５−３および５−４のう
ち、そのときの符号を最上位にセットされることにより
、そのときに指定された丸めモードにおいて出力すべき
値を保持するものを選択するようなパラメータとなって
いる。
、トライステート・バッファ回路６または７の出力は、
先に第５図に示した、指定された丸めモードに応じてオ
ーバフロウ時またはアンダフロウ時に、それぞれ出力さ
れるべき値に一致する。すなわち、前記ゲート回路部３
０が、オーバフロウ時およびアンダフロウ時において、
それぞれ前記ガード・デジッ）Ｇ、Ｒ，およびＳの代わ
りにＲＣ生成回路４に印加する前記３ビー／ ）は、該
ＲＣ生成回路４の出力が、出力レジスタ５−１および５
−２、あるいは、出力レジスタ５−３および５−４のう
ち、そのときの符号を最上位にセットされることにより
、そのときに指定された丸めモードにおいて出力すべき
値を保持するものを選択するようなパラメータとなって
いる。
第２図の構成を、前述の第６図の従来の構成と比較する
と、新しく設けられたハードウェアはゲート回路部３０
を構成する６つのゲート回路３１〜３６のみであり、他
は、浮動小数点演算器が丸め処理を行なうために一般に
備えているＲＣ生成回路を用いることにより、従来、オ
ーバフロウ時およびアンダフロウ時に、指定された丸め
モードに応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダを不要にしている。
と、新しく設けられたハードウェアはゲート回路部３０
を構成する６つのゲート回路３１〜３６のみであり、他
は、浮動小数点演算器が丸め処理を行なうために一般に
備えているＲＣ生成回路を用いることにより、従来、オ
ーバフロウ時およびアンダフロウ時に、指定された丸め
モードに応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダを不要にしている。
したがって、第２図の構成においては、従来の構成にお
けるよりもハードウェアが小型化されている。
けるよりもハードウェアが小型化されている。
本発明によれば、簡素な構成により、浮動小数点演算器
においｔ指定された丸めモードに応じた値を出力するオ
ーバフロウ・アンダフロウ処理回路を実現することがで
きる。
においｔ指定された丸めモードに応じた値を出力するオ
ーバフロウ・アンダフロウ処理回路を実現することがで
きる。
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、
第３図は加算演算の場合のＲＣ生成回路の入力と出力と
の関係を示す図、 第４図は第３図の構成図において（ＧＲ３）入力をオー
バフロウ時には（１１１） 、アンダフロウ時には（０
０１）としたときの出力を示す図、第５図は各丸めモー
ドにおいて要求されるオーバフロウ時およびアンダフロ
ウ時の出力を示す図、そして、第６図は従来のオーバフ
ロウ・アンダフロウ処理回路の構成図である。 〔符号の説明〕 １・・・仮数部、 ２・・・下位ビット、
３．３０・・・ゲート回路部、４・・・ＲＣ生成回路、
５・・・出力レジスタ部、 ５−１．５−２．５−３．５−４・・・出力レジスタ、
６．７・・・トライステート・バッファ回路、８．９・
・・デコーダ、 １０・・・仮数レジスタ、 ２０・・・ガード・デジット・レジスタ、３１〜３４・
・・ＯＲ回路、 ３５．３６・・・ＡＮＤ回路。
の関係を示す図、 第４図は第３図の構成図において（ＧＲ３）入力をオー
バフロウ時には（１１１） 、アンダフロウ時には（０
０１）としたときの出力を示す図、第５図は各丸めモー
ドにおいて要求されるオーバフロウ時およびアンダフロ
ウ時の出力を示す図、そして、第６図は従来のオーバフ
ロウ・アンダフロウ処理回路の構成図である。 〔符号の説明〕 １・・・仮数部、 ２・・・下位ビット、
３．３０・・・ゲート回路部、４・・・ＲＣ生成回路、
５・・・出力レジスタ部、 ５−１．５−２．５−３．５−４・・・出力レジスタ、
６．７・・・トライステート・バッファ回路、８．９・
・・デコーダ、 １０・・・仮数レジスタ、 ２０・・・ガード・デジット・レジスタ、３１〜３４・
・・ＯＲ回路、 ３５．３６・・・ＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 １、浮動小数点演算結果における、浮動小数点表示の仮
数部（１）の最下位ビットの位より下位のビット（２）
および指定された丸めモードに応じて、丸める前の該浮
動小数点演算結果の該仮数部（１）を丸めるビットを出
力するＲＣ生成回路（４）を有し、浮動小数点演算結果
がオーバフロウ、あるいは、アンダフロウとなったとき
、前記指定された丸めモードに応じた値を、それぞれ出
力する浮動小数点演算器において、 前記浮動小数点演算結果がオーバフロウ、あるいは、ア
ンダフロウとなったとき、指定された丸めモードに応じ
て出力すべき値を、それぞれ保持する出力レジスタ部（
５）を有し、 前記オーバフロウ時、およびアンダフロウ時においては
、それぞれ、前記ＲＣ生成回路（４）の出力が、前記出
力レジスタ部（５）に保持された値のうち、前記指定さ
れた丸めモードにおいて出力すべき値を保持するものを
選択して出力させるようなパラメータを前記下位のビッ
ト（２）の代わりに該ＲＣ生成回路（４）に印加するゲ
ート回路部（３）を有してなることを特徴とするオーバ
フロウ・アンダフロウ処理回路。 ２、前記最下位ビットより下位のビット（２）は、該最
下位ビットに続く３ビット（Ｇ、Ｒ、Ｓ）により表され
、該３ビットのうちの最下位ビット（Ｓ）は、前記浮動
小数点演算結果における該最下位ビット（Ｓ）の位以下
の全てのビットの論理和である請求項１記載のオーバフ
ロウ・アンダフロウ処理回路。 ３、前記ゲート回路部（３）は、オーバフロウ時には、
前記最下位ビットに続く３ビット（Ｇ、Ｒ、Ｓ）の代わ
りに、全て１である３ビットを印加し、アンダフロウ時
には、上位から順に、０、０、１からなる３ビットを印
加する請求項２記載のオーバフロウ・アンダフロウ処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048709A JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048709A JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01223532A true JPH01223532A (ja) | 1989-09-06 |
| JPH0439095B2 JPH0439095B2 (ja) | 1992-06-26 |
Family
ID=12810842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048709A Granted JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232422A (ja) * | 1988-03-11 | 1989-09-18 | Fujitsu Ltd | 演算回路 |
-
1988
- 1988-03-03 JP JP63048709A patent/JPH01223532A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232422A (ja) * | 1988-03-11 | 1989-09-18 | Fujitsu Ltd | 演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439095B2 (ja) | 1992-06-26 |
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