JPH0439095B2 - - Google Patents
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- JPH0439095B2 JPH0439095B2 JP63048709A JP4870988A JPH0439095B2 JP H0439095 B2 JPH0439095 B2 JP H0439095B2 JP 63048709 A JP63048709 A JP 63048709A JP 4870988 A JP4870988 A JP 4870988A JP H0439095 B2 JPH0439095 B2 JP H0439095B2
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- 238000010586 diagram Methods 0.000 description 10
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Description
【発明の詳細な説明】
〔概要〕
浮動小数点演算器において指定された丸めモー
ドに応じた値を出力するオーバフロウ・アンダフ
ロウ処理回路に関し、 構成を簡素化することを目的とし、 浮動小数点演算結果における、浮動小数点表示
の仮数部の最下位ビツトの位より下位のビツトお
よび指定された丸めモードに応じて、丸める前の
該浮動小数点演算結果の該仮数部を丸めるビツト
を出力するRC生成回路を有し、浮動小数点演算
結果がオーバフロウ、あるいは、アンダフロウと
なつたとき、前記指定された丸めモードに応じた
値を、それぞれ出力する浮動小数点演算器におい
て、前記浮動小数点演算結果がオーバフロウ、あ
るいは、アンダフロウとなつたとき、指定された
丸めモードに応じて出力すべき値を、それぞれ保
持する出力レジスタ部を有し、前記オーバフロウ
時、およびアンダフロウ時においては、それぞ
れ、前記RC生成回路の出力が、前記出力レジス
タ部に保持された値のうち、前記指定された丸め
モードにおいて出力すべき値を保持するものを選
択して出力させるようなパラメータを前記下位の
ビツトの代わりに該RC生成回路に印加するゲー
ト回路部を有してなるように構成する。
ドに応じた値を出力するオーバフロウ・アンダフ
ロウ処理回路に関し、 構成を簡素化することを目的とし、 浮動小数点演算結果における、浮動小数点表示
の仮数部の最下位ビツトの位より下位のビツトお
よび指定された丸めモードに応じて、丸める前の
該浮動小数点演算結果の該仮数部を丸めるビツト
を出力するRC生成回路を有し、浮動小数点演算
結果がオーバフロウ、あるいは、アンダフロウと
なつたとき、前記指定された丸めモードに応じた
値を、それぞれ出力する浮動小数点演算器におい
て、前記浮動小数点演算結果がオーバフロウ、あ
るいは、アンダフロウとなつたとき、指定された
丸めモードに応じて出力すべき値を、それぞれ保
持する出力レジスタ部を有し、前記オーバフロウ
時、およびアンダフロウ時においては、それぞ
れ、前記RC生成回路の出力が、前記出力レジス
タ部に保持された値のうち、前記指定された丸め
モードにおいて出力すべき値を保持するものを選
択して出力させるようなパラメータを前記下位の
ビツトの代わりに該RC生成回路に印加するゲー
ト回路部を有してなるように構成する。
発明は浮動小数点演算器において指定された丸
めモードに応じた値を出力するオーバフロウ・ア
ンダフロウ処理回路に関する。
めモードに応じた値を出力するオーバフロウ・ア
ンダフロウ処理回路に関する。
現在、浮動小数点演算器の規格としては、
IEEE P754D10.0が標準的に用いられている。本
規格によれば、浮動小数点演算の際の丸めのモー
ドとして、最も近い値に丸めるRound to
Nearest（以下では、RNと称す）、０に向かつて
丸めるRound toward ０（以下では、RZと称
す）、＋∞に向かつて丸めるRound toward ＋∞
（以下では、RPと称す）、そして−∞に向かつて
丸めるRound toward −∞（以下では、RMと
称す）、が規定されている。これらの各モードに
おける、オーバフロウおよびアンダフロウの際の
出力は、第５図に示されるようになる。第５図に
おいて、“＋”および“−”は、丸めの対象とな
る浮動小数点演算結果の符号であり、Fnaxおよび
Fnioは、それぞれ対象となる浮動小数点演算器に
おいて正規化された数として表される（絶対値
が）最大の数、および最小の数である。また、
“RND”で示されるのは、上記の各丸めモードを
識別するコードである。
IEEE P754D10.0が標準的に用いられている。本
規格によれば、浮動小数点演算の際の丸めのモー
ドとして、最も近い値に丸めるRound to
Nearest（以下では、RNと称す）、０に向かつて
丸めるRound toward ０（以下では、RZと称
す）、＋∞に向かつて丸めるRound toward ＋∞
（以下では、RPと称す）、そして−∞に向かつて
丸めるRound toward −∞（以下では、RMと
称す）、が規定されている。これらの各モードに
おける、オーバフロウおよびアンダフロウの際の
出力は、第５図に示されるようになる。第５図に
おいて、“＋”および“−”は、丸めの対象とな
る浮動小数点演算結果の符号であり、Fnaxおよび
Fnioは、それぞれ対象となる浮動小数点演算器に
おいて正規化された数として表される（絶対値
が）最大の数、および最小の数である。また、
“RND”で示されるのは、上記の各丸めモードを
識別するコードである。
従来、第５図のような値を出力するためには、
各丸めモードを定めるパラメータを入力し、該各
丸めモードにおいて出力すべき値を保持するレジ
スタを指定するデコーダを設けることによつてい
たため、ハードウエアが大きくなるという問題が
あつた。そのため、浮動小数点演算器においてオ
ーバフロウおよびアンダフロウの際の出力値を発
生させる処理回路の構成を簡素化するする技術が
要望されていた。
各丸めモードを定めるパラメータを入力し、該各
丸めモードにおいて出力すべき値を保持するレジ
スタを指定するデコーダを設けることによつてい
たため、ハードウエアが大きくなるという問題が
あつた。そのため、浮動小数点演算器においてオ
ーバフロウおよびアンダフロウの際の出力値を発
生させる処理回路の構成を簡素化するする技術が
要望されていた。
第６図は従来の浮動小数点演算器において各丸
めモード毎に定められたオーバフロウおよびアン
ダフロウの際の出力値を発生させる処理回路（以
下では、オーバフロウ・アンダフロウ処理回路と
称す）の構成を示すものである。第６図におい
て、５−１，５−２，５−３、および５−４は、
それぞれ、固定値“∞”，“Fnax”，“Fnio”、およ
び“０”を保持し、且つ、それぞれ先頭ビツトと
して丸めの対象となる浮動小数点演算結果の符号
がセツトされるレジスタである。そして、８およ
び９は、それぞれオーバフロウ時、およびアンダ
フロウ時において指定された丸めモードに応じて
出力すべきレジスタを選択するデコーダである。
該デコーダ８，９、および上記レジスタ５−１，
５−２，５−３、および５−４において、SIGN
で示されるのは上記丸めの対象となる浮動小数点
演算結果の符号（該符号が“＋”のときは“０”，
“−”のときは“１”とする）、RND1RND2で示
されるのは、それぞれ、前記各丸めモードを識別
するコードの第１ビツトおよび第２ビツトであ
る。さらに、第６図において、６および７は、そ
れぞれ、オーバフロウ時およびアンダフロウ時に
おいてのみ導通するトライステート・バツフア回
路である。
めモード毎に定められたオーバフロウおよびアン
ダフロウの際の出力値を発生させる処理回路（以
下では、オーバフロウ・アンダフロウ処理回路と
称す）の構成を示すものである。第６図におい
て、５−１，５−２，５−３、および５−４は、
それぞれ、固定値“∞”，“Fnax”，“Fnio”、およ
び“０”を保持し、且つ、それぞれ先頭ビツトと
して丸めの対象となる浮動小数点演算結果の符号
がセツトされるレジスタである。そして、８およ
び９は、それぞれオーバフロウ時、およびアンダ
フロウ時において指定された丸めモードに応じて
出力すべきレジスタを選択するデコーダである。
該デコーダ８，９、および上記レジスタ５−１，
５−２，５−３、および５−４において、SIGN
で示されるのは上記丸めの対象となる浮動小数点
演算結果の符号（該符号が“＋”のときは“０”，
“−”のときは“１”とする）、RND1RND2で示
されるのは、それぞれ、前記各丸めモードを識別
するコードの第１ビツトおよび第２ビツトであ
る。さらに、第６図において、６および７は、そ
れぞれ、オーバフロウ時およびアンダフロウ時に
おいてのみ導通するトライステート・バツフア回
路である。
以上の構成により、第６図のオーバフロウ・ア
ンダフロウの処理回路の出力は、第５図に示され
るようなものとなる。
ンダフロウの処理回路の出力は、第５図に示され
るようなものとなる。
ところが、第６図に示されるような、従来のオ
ーバフロウ・アンダフロウ処理回路においては、
各丸めモード毎に定められたオーバフロウおよび
アンダフロウの際の出力値を保持するレジスタを
指定するために、それぞれ専用のデコーダを用い
ており、ハードウエアが大きくなるという問題が
あつた。
ーバフロウ・アンダフロウ処理回路においては、
各丸めモード毎に定められたオーバフロウおよび
アンダフロウの際の出力値を保持するレジスタを
指定するために、それぞれ専用のデコーダを用い
ており、ハードウエアが大きくなるという問題が
あつた。
本発明は上記の問題点に鑑み、なされたもの
で、構成を簡素化したオーバフロウ・アンダフロ
ウ処理回路を提供することを目的とするものであ
る。
で、構成を簡素化したオーバフロウ・アンダフロ
ウ処理回路を提供することを目的とするものであ
る。
第１図は本発明の基本構成図である。本図にお
いて、１は仮数部、２は下位ビツト、３はゲート
回路部、４はRC生成回路、そして、５は出力レ
ジスタ部である。
いて、１は仮数部、２は下位ビツト、３はゲート
回路部、４はRC生成回路、そして、５は出力レ
ジスタ部である。
第１図において、仮数部１は、浮動小数点演算
結果における浮動小数点表示の仮数部であり、下
位ビツト２は、丸める前の浮動小数点演算結果に
おける上記仮数部１の最下位ビツトより下位のビ
ツトである。RC生成回路４は、該下位ビツト２
および指定された丸めモードに応じて、丸める前
の該浮動小数点演算結果の該仮数部１を丸めるビ
ツトを出力する。出力レジスタ部５は、上記浮動
小数点演算結果がオーバフロウ、あるいは、アン
ダフロウとなつたとき、指定された丸めモードに
応じて出力すべき値を、それぞれ保持するもので
ある。そして、ゲート回路部３は、上記オーバフ
ロウ時、およびアンダフロウ時においては、それ
ぞれ、前記RC生成回路４の出力が、前記出力レ
ジスタ部５を制御して上記指定された丸めモード
において出力すべき値を選択して出力させるよう
なパラメータを前記下位のビツト２の代わりに該
RC生成回路４に印加する。
結果における浮動小数点表示の仮数部であり、下
位ビツト２は、丸める前の浮動小数点演算結果に
おける上記仮数部１の最下位ビツトより下位のビ
ツトである。RC生成回路４は、該下位ビツト２
および指定された丸めモードに応じて、丸める前
の該浮動小数点演算結果の該仮数部１を丸めるビ
ツトを出力する。出力レジスタ部５は、上記浮動
小数点演算結果がオーバフロウ、あるいは、アン
ダフロウとなつたとき、指定された丸めモードに
応じて出力すべき値を、それぞれ保持するもので
ある。そして、ゲート回路部３は、上記オーバフ
ロウ時、およびアンダフロウ時においては、それ
ぞれ、前記RC生成回路４の出力が、前記出力レ
ジスタ部５を制御して上記指定された丸めモード
において出力すべき値を選択して出力させるよう
なパラメータを前記下位のビツト２の代わりに該
RC生成回路４に印加する。
丸めの対象となる浮動小数点演算結果がオーバ
フロウ、およびアンダフロウとなつたときには、
ゲート回路部３は、RC生成回路４の出力が、前
記出力レジスタ部５を制御して上記指定された丸
めモードにおいて出力すべき値を選択して出力さ
せるようなパラメータを前記下位のビツト２の代
わりに該RC生成回路４に印加する。
フロウ、およびアンダフロウとなつたときには、
ゲート回路部３は、RC生成回路４の出力が、前
記出力レジスタ部５を制御して上記指定された丸
めモードにおいて出力すべき値を選択して出力さ
せるようなパラメータを前記下位のビツト２の代
わりに該RC生成回路４に印加する。
これにより、該RC生成回路４からの有効な出
力を制御端子に印加された、出力レジスタ部５よ
り、上記指定された丸めモードにおいて上記オー
バフロウ、あるいは、アンダフロウに応じて出力
されるべき値が出力される。
力を制御端子に印加された、出力レジスタ部５よ
り、上記指定された丸めモードにおいて上記オー
バフロウ、あるいは、アンダフロウに応じて出力
されるべき値が出力される。
したがつて、本発明によれば、浮動小数点演算
器が丸め処理を行なうために一般に備えている
RC生成回路を用いて、従来、オーバフロウ時、
およびアンダフロウ時に、指定された丸めモード
に応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダの役割をさせるこ
とにより、ハードウエアを小型化することができ
る。
器が丸め処理を行なうために一般に備えている
RC生成回路を用いて、従来、オーバフロウ時、
およびアンダフロウ時に、指定された丸めモード
に応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダの役割をさせるこ
とにより、ハードウエアを小型化することができ
る。
第２図は本発明の実施例の構成図である。第２
図において、１０は仮数レジスタ、２０はガー
ド・デジツト・レジスタ、３０はゲート回路部、
４はRC（Round−ing Carry）生成回路、そし
て、５−１，５−２，５−３、および５−４は、
前述の第６図の構成におけると同様の、それぞ
れ、固定値“∞”，“Fnax”，“Fnio”、および“０”
を保持し、先頭ビツトとして丸めの対象となる浮
動小数点演算結果の符号SIGNをセツトする出力
レジスタである。また、６および７も、第６図の
構成におけると同様の、それぞれ、オーバフロウ
時、およびアンダフロウ時においてのみ導通する
トライステート・バツフア回路である。
図において、１０は仮数レジスタ、２０はガー
ド・デジツト・レジスタ、３０はゲート回路部、
４はRC（Round−ing Carry）生成回路、そし
て、５−１，５−２，５−３、および５−４は、
前述の第６図の構成におけると同様の、それぞ
れ、固定値“∞”，“Fnax”，“Fnio”、および“０”
を保持し、先頭ビツトとして丸めの対象となる浮
動小数点演算結果の符号SIGNをセツトする出力
レジスタである。また、６および７も、第６図の
構成におけると同様の、それぞれ、オーバフロウ
時、およびアンダフロウ時においてのみ導通する
トライステート・バツフア回路である。
仮数レジスタ１０は、丸めの対象となる浮動小
数点演算結果のうち、当該浮動小数点演算器にお
いて最終的な演算結果として表示される浮動小数
点表示の仮数部に対応する桁数の少数が保持され
る部分である。
数点演算結果のうち、当該浮動小数点演算器にお
いて最終的な演算結果として表示される浮動小数
点表示の仮数部に対応する桁数の少数が保持され
る部分である。
出力レジスタ５−１，５−２，５−３、および
５−４は第１図の出力レジスタ部５に対応するも
のであり、出力レジスタ５−１，５−２，５−
３、および５−４において、SIGNで示されるの
は、第６図におけると同様に、上記丸めの対象と
なる浮動小数点演算結果の符号（該符号が“＋”
のときは“０”，“−”のときは“１”とする）で
ある。
５−４は第１図の出力レジスタ部５に対応するも
のであり、出力レジスタ５−１，５−２，５−
３、および５−４において、SIGNで示されるの
は、第６図におけると同様に、上記丸めの対象と
なる浮動小数点演算結果の符号（該符号が“＋”
のときは“０”，“−”のときは“１”とする）で
ある。
OVFおよびUDFは、それぞれ、該丸めの対象
となる浮動小数点演算結果がオーバフロウ、およ
びアンダフロウのときに有効、すなわち、“１”
となる信号である。そして、RNDは、丸めモー
ドを示すコードである。
となる浮動小数点演算結果がオーバフロウ、およ
びアンダフロウのときに有効、すなわち、“１”
となる信号である。そして、RNDは、丸めモー
ドを示すコードである。
RC生成回路４に入力される他の信号、Ｌは、
該丸めの対象となる浮動小数点演算結果の仮数部
分の最下位ビツト（Least Significant Bit）で
ある。また、RC生成回路４に入力される信号の
１つ、DSは上記の符号SIGNと等しい値を有す
るものである。
該丸めの対象となる浮動小数点演算結果の仮数部
分の最下位ビツト（Least Significant Bit）で
ある。また、RC生成回路４に入力される信号の
１つ、DSは上記の符号SIGNと等しい値を有す
るものである。
ガード・デジツト（Guard Digit）・レジスタ
２０の各ビツト、Ｇ，Ｒ、およびＳは、それぞれ
上記丸めの対象となる浮動小数点演算結果におい
て仮数部分の最下位ビツトのさらに下位に順に設
けられたビツトであつて、Ｇはガード・ビツト、
Ｒは丸めビツト、Ｓはステイツキ・ビツト
（Sticky Bit）である。これらのガード・デジツ
トは、前記LEEE規格において、丸めによるバイ
アス誤差を発生しないように前記丸めの対象とな
る浮動小数点演算結果を最近値に丸めるためのも
ので、上記ステイツキ・ビツトＳには、該丸めの
対象となる浮動小数点演算結果における、該ステ
イツキ・ビツトＳ以下の全ビツトの論理和がセツ
トされる。後述するように、これらの３ビツトお
よび前記の信号RND，Ｌ、および、DSによつ
て、丸める前の浮動小数点演算結果の値が、前記
仮数レジスタ１の最下位ビツトＬまでで正確に表
されるか、該仮数レジスタ１の最下位ビツトＬま
でで表される２つの小数のちようど中間の値であ
るか、該中間より下であるか、あるいは、上であ
るかが判断され、その結果に応じて該仮数レジス
タ１の最下位ビツトＬを丸める。
２０の各ビツト、Ｇ，Ｒ、およびＳは、それぞれ
上記丸めの対象となる浮動小数点演算結果におい
て仮数部分の最下位ビツトのさらに下位に順に設
けられたビツトであつて、Ｇはガード・ビツト、
Ｒは丸めビツト、Ｓはステイツキ・ビツト
（Sticky Bit）である。これらのガード・デジツ
トは、前記LEEE規格において、丸めによるバイ
アス誤差を発生しないように前記丸めの対象とな
る浮動小数点演算結果を最近値に丸めるためのも
ので、上記ステイツキ・ビツトＳには、該丸めの
対象となる浮動小数点演算結果における、該ステ
イツキ・ビツトＳ以下の全ビツトの論理和がセツ
トされる。後述するように、これらの３ビツトお
よび前記の信号RND，Ｌ、および、DSによつ
て、丸める前の浮動小数点演算結果の値が、前記
仮数レジスタ１の最下位ビツトＬまでで正確に表
されるか、該仮数レジスタ１の最下位ビツトＬま
でで表される２つの小数のちようど中間の値であ
るか、該中間より下であるか、あるいは、上であ
るかが判断され、その結果に応じて該仮数レジス
タ１の最下位ビツトＬを丸める。
RC生成回路４は、前記丸めモードを示す信号
RND、上記ガード・デジツト、Ｇ，Ｒ、および
Ｓ、そして前記仮数レジスタ１の最下位ビツト
Ｌ、さらに、前記丸めの対象となる浮動小数点演
算結果の符号DSを、それぞれ対応する入力端子
より入力して、これらのパラメータに基づいて、
前述のように丸めの対象となる浮動小数点演算結
果を最近値に丸めるために、前記仮数レジスタ１
０に保持された値に加算すべき１ビツトの値
（Round Carry，RC）を出力するものである。
RND、上記ガード・デジツト、Ｇ，Ｒ、および
Ｓ、そして前記仮数レジスタ１の最下位ビツト
Ｌ、さらに、前記丸めの対象となる浮動小数点演
算結果の符号DSを、それぞれ対応する入力端子
より入力して、これらのパラメータに基づいて、
前述のように丸めの対象となる浮動小数点演算結
果を最近値に丸めるために、前記仮数レジスタ１
０に保持された値に加算すべき１ビツトの値
（Round Carry，RC）を出力するものである。
第３図には、加算演算の場合における、第２図
のRC生成回路４の入力と出力との関係が示され
ている。なお、第３図において、〓で示されるの
は、“０”でも“１”でもよいことを示す。
のRC生成回路４の入力と出力との関係が示され
ている。なお、第３図において、〓で示されるの
は、“０”でも“１”でもよいことを示す。
第２図の構成において、本発明により設けられ
たゲート回路部３０は、上記のRC生成回路４の
入力と出力との関係に基づいて第１図のゲート回
路部３を実現するもので、OR回路３１，３２，
３３、および３４、そして、AND回路３５およ
び３６から構成される。OR回路３２，３３、お
よび３４の一方の入力端子には、それぞれ前記ガ
ード・デジツトＳ，Ｒ、およびＧが印加される。
OR回路３１は、前記のオーバフロウ時に有効と
なる信号OVF、およびアンダフロウ時に有効と
なる信号UDFを入力して、その出力を上記OR回
路３２の他方の端子に印加する。OR回路３３お
よび３４それぞれの他方の入力端子には、上記オ
ーバフロウ時に有効となる信号OVFが印加され
る。AND回路３５および３６各々の一方の入力
端子には、それぞれOR回路３３および３４の出
力が印加され、該AND回路３５および３６各々
の他方の入力端子には、前記アンダフロウ時に有
効となる信号UDFが、それぞれ反転されて印加
されている。そして、該AND回路３６および３
５各々の出力は、それぞれRC生成回路４の前記
ガード・ビツトＧに対応する入力端子、および前
記丸めビツトＲに対応する入力端子に印加され
る。
たゲート回路部３０は、上記のRC生成回路４の
入力と出力との関係に基づいて第１図のゲート回
路部３を実現するもので、OR回路３１，３２，
３３、および３４、そして、AND回路３５およ
び３６から構成される。OR回路３２，３３、お
よび３４の一方の入力端子には、それぞれ前記ガ
ード・デジツトＳ，Ｒ、およびＧが印加される。
OR回路３１は、前記のオーバフロウ時に有効と
なる信号OVF、およびアンダフロウ時に有効と
なる信号UDFを入力して、その出力を上記OR回
路３２の他方の端子に印加する。OR回路３３お
よび３４それぞれの他方の入力端子には、上記オ
ーバフロウ時に有効となる信号OVFが印加され
る。AND回路３５および３６各々の一方の入力
端子には、それぞれOR回路３３および３４の出
力が印加され、該AND回路３５および３６各々
の他方の入力端子には、前記アンダフロウ時に有
効となる信号UDFが、それぞれ反転されて印加
されている。そして、該AND回路３６および３
５各々の出力は、それぞれRC生成回路４の前記
ガード・ビツトＧに対応する入力端子、および前
記丸めビツトＲに対応する入力端子に印加され
る。
以上の構成によつて、第２図のゲート回路部３
０は、オーバフロウ、あるいは、アンダフロウ以
外のときには上記ガード・デジツト、Ｇ，Ｒ、お
よびＳをそのまま上記RC生成回路４の対応する
端子に印加する。
０は、オーバフロウ、あるいは、アンダフロウ以
外のときには上記ガード・デジツト、Ｇ，Ｒ、お
よびＳをそのまま上記RC生成回路４の対応する
端子に印加する。
また、上記の構成により、該ゲート回路部３０
は、オーバフロウ時においては前記ガード・デジ
ツトＧ，Ｒ、およびＳの代わりに全て“１”から
なる３ビツトを該RC生成回路４における該ガー
ド・デジツトＧ，Ｒ、およびＳに対応する入力端
子に印加し、アンダフロウ時においては前記ガー
ド・デジツトＧ，Ｒ、およびＳの代わりに、順に
“０”，“０”そして“１”となる３ビツトを、該
RC生成回路４における同じく該ガード・デジツ
トＧ，Ｒ、およびＳに対応する入力端子に印加す
る。
は、オーバフロウ時においては前記ガード・デジ
ツトＧ，Ｒ、およびＳの代わりに全て“１”から
なる３ビツトを該RC生成回路４における該ガー
ド・デジツトＧ，Ｒ、およびＳに対応する入力端
子に印加し、アンダフロウ時においては前記ガー
ド・デジツトＧ，Ｒ、およびＳの代わりに、順に
“０”，“０”そして“１”となる３ビツトを、該
RC生成回路４における同じく該ガード・デジツ
トＧ，Ｒ、およびＳに対応する入力端子に印加す
る。
RC生成回路４において、上記ガード・デジツ
トＧ，Ｒ、およびＳに対応する入力端子に印加さ
れる３ビツトの値が、“111”および“001”のと
きのRC生成回路４における（本実施例において
は加算演算の場合の入力・出力関係を用いる）入
力と出力との関係は、第３図において、Ｐ１〜Ｐ
８で示される。さらに、第４図には、このときの
RC出力を、オーバフロウ時およびアンダフロウ
時のそれぞれについて、各丸めモード、および浮
動小数点演算結果の符号毎に示している。
トＧ，Ｒ、およびＳに対応する入力端子に印加さ
れる３ビツトの値が、“111”および“001”のと
きのRC生成回路４における（本実施例において
は加算演算の場合の入力・出力関係を用いる）入
力と出力との関係は、第３図において、Ｐ１〜Ｐ
８で示される。さらに、第４図には、このときの
RC出力を、オーバフロウ時およびアンダフロウ
時のそれぞれについて、各丸めモード、および浮
動小数点演算結果の符号毎に示している。
上記RC生成回路４の出力RCは、第２図に示さ
れるように、上記出力レジスタ５−１および５−
３の出力をイネーブルにする制御端子に対して
は、そのまま、そして、出力レジスタ５−２およ
び５−４の出力をイネーブルにする制御端子に対
しては、反転されて印加される。これにより、該
RC生成回路４の出力RCが“１”のときは出力レ
ジスタ５−１および５−３の内容が出力され、該
RC生成回路４の出力RCが“０”のときは出力レ
ジスタ５−２および５−４の内容が出力される。
そして、出力レジスタ５−１または５−２の出力
はトライステート・バツフア回路６によつてオー
バフロウ時にのみ外部に現れ、出力レジスタ５−
３または５−４の出力はトライステート・バツフ
ア回路７によつてアンダフロウ時にのみ外部に現
れる。
れるように、上記出力レジスタ５−１および５−
３の出力をイネーブルにする制御端子に対して
は、そのまま、そして、出力レジスタ５−２およ
び５−４の出力をイネーブルにする制御端子に対
しては、反転されて印加される。これにより、該
RC生成回路４の出力RCが“１”のときは出力レ
ジスタ５−１および５−３の内容が出力され、該
RC生成回路４の出力RCが“０”のときは出力レ
ジスタ５−２および５−４の内容が出力される。
そして、出力レジスタ５−１または５−２の出力
はトライステート・バツフア回路６によつてオー
バフロウ時にのみ外部に現れ、出力レジスタ５−
３または５−４の出力はトライステート・バツフ
ア回路７によつてアンダフロウ時にのみ外部に現
れる。
上述の構成により、第２図の構成の最終出力、
すなわち、トライステート・バツフア回路６また
は７の出力は、先に第５図に示した、指定された
丸めモードに応じてオーバフロウ時またはアンダ
フロウ時に、それぞれ出力されるべき値に一致す
る。すなわち、前記ゲート回路部３０が、オーバ
フロウ時およびアンダフロウ時において、それぞ
れ前記ガード・デジツトＧ，Ｒ、およびＳの代わ
りにRC生成回路４に印加する前記３ビツトは、
該RC生成回路４の出力が、出力レジスタ５−１
および５−２、あるいは、出力レジスタ５−３お
よび５−４のうち、そのときの符号を最上位にセ
ツトされることにより、そのときに指定された丸
めモードにおいて出力すべき値を保持するものを
選択するようなパラメータとなつている。
すなわち、トライステート・バツフア回路６また
は７の出力は、先に第５図に示した、指定された
丸めモードに応じてオーバフロウ時またはアンダ
フロウ時に、それぞれ出力されるべき値に一致す
る。すなわち、前記ゲート回路部３０が、オーバ
フロウ時およびアンダフロウ時において、それぞ
れ前記ガード・デジツトＧ，Ｒ、およびＳの代わ
りにRC生成回路４に印加する前記３ビツトは、
該RC生成回路４の出力が、出力レジスタ５−１
および５−２、あるいは、出力レジスタ５−３お
よび５−４のうち、そのときの符号を最上位にセ
ツトされることにより、そのときに指定された丸
めモードにおいて出力すべき値を保持するものを
選択するようなパラメータとなつている。
第２図の構成を、前述の第６図の従来の構成と
比較すると、新しく設けられたハードウエアはゲ
ート回路部３０を構成する６つのゲート回路３１
〜３６のみであり、他は、浮動小数点演算器が丸
め処理を行なうために一般に備えているRC生成
回路を用いることにより、従来、オーバフロウ時
およびアンダフロウ時に、指定された丸めモード
に応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダを不要にしてい
る。したがつて、第２図の構成においては、従来
の構成におけるよりもハードウエアが小型化され
ている。
比較すると、新しく設けられたハードウエアはゲ
ート回路部３０を構成する６つのゲート回路３１
〜３６のみであり、他は、浮動小数点演算器が丸
め処理を行なうために一般に備えているRC生成
回路を用いることにより、従来、オーバフロウ時
およびアンダフロウ時に、指定された丸めモード
に応じて出力すべき値を保持するレジスタを選択
するために設けていたデコーダを不要にしてい
る。したがつて、第２図の構成においては、従来
の構成におけるよりもハードウエアが小型化され
ている。
本発明によれば、簡素な構成により、浮動小数
点演算器において指定された丸めモードに応じた
値を出力するオーバフロウ・アンダフロウ処理回
路を実現することができる。
点演算器において指定された丸めモードに応じた
値を出力するオーバフロウ・アンダフロウ処理回
路を実現することができる。
第１図は本発明の基本構成図、第２図は本発明
の実施例の構成図、第３図は加算演算の場合の
RC生成回路の入力と出力との関係を示す図、第
４図は第３図の構成図において（GRS）入力を
オーバフロウ時には（111）、アンダフロウ時には
（001）としたときの出力を示す図、第５図は各丸
めモードにおいて要求されるオーバフロウ時およ
びアンダフロウ時の出力を示す図、そして、第６
図は従来のオーバフロウ・アンダフロウ処理回路
の構成図である。 符号の説明、１……仮数部、２……下位ビツ
ト、３，３０……ゲート回路部、４……RC生成
回路、５……出力レジスタ部、５−１，５−２，
５−３，５−４……出力レジスタ、６，７……ト
ライステート・バツフア回路、８，９……デコー
ダ、１０……仮数レジスタ、２０……ガード・デ
ジツト・レジスタ、３１〜３４……OR回路、３
５，３６……AND回路。
の実施例の構成図、第３図は加算演算の場合の
RC生成回路の入力と出力との関係を示す図、第
４図は第３図の構成図において（GRS）入力を
オーバフロウ時には（111）、アンダフロウ時には
（001）としたときの出力を示す図、第５図は各丸
めモードにおいて要求されるオーバフロウ時およ
びアンダフロウ時の出力を示す図、そして、第６
図は従来のオーバフロウ・アンダフロウ処理回路
の構成図である。 符号の説明、１……仮数部、２……下位ビツ
ト、３，３０……ゲート回路部、４……RC生成
回路、５……出力レジスタ部、５−１，５−２，
５−３，５−４……出力レジスタ、６，７……ト
ライステート・バツフア回路、８，９……デコー
ダ、１０……仮数レジスタ、２０……ガード・デ
ジツト・レジスタ、３１〜３４……OR回路、３
５，３６……AND回路。
Claims (1)
- 【特許請求の範囲】 １ 浮動小数点演算結果における、浮動小数点表
示の仮数部１の最下位ビツトの位より下位のビツ
ト２および指定された丸めモードに応じて、丸め
る前の該浮動小数点演算結果の該仮数部１を丸め
るビツトを出力するRC生成回路４を有し、浮動
小数点演算結果がオーバフロウ、あるいは、アン
ダフロウとなつたとき、前記指定された丸めモー
ドに応じた値を、それぞれ出力する浮動小数点演
算器において、 前記浮動小数点演算結果がオーバフロウ、ある
いは、アンダフロウとなつたとき、指定された丸
めモードに応じて出力すべき値を、それぞれ保持
する出力レジスタ部５を有し、 前記オーバフロウ時、およびアンダフロウ時に
おいては、それぞれ、前記RC生成回路４の出力
が、前記出力レジスタ部５に保持された値のう
ち、前記指定された丸めモードにおいて出力すべ
き値を保持するものを選択して出力させるような
パラメータを前記下位のビツト２の代わりに該
RC生成回路４に印加するゲート回路部３を有し
てなることを特徴とするオーバフロウ・アンダフ
ロウ処理回路。 ２ 前記最下位ビツトより下位のビツト２は、該
最下位ビツトの続く３ビツトＧ，Ｒ，Ｓにより表
され、該３ビツトのうちの最下位ビツトＳは、前
記浮動小数点演算結果における該最下位ビツトＳ
の位以下の全てのビツトの論理和である請求項１
記載のオーバフロウ・アンダフロウ処理回路。 ３ 前記ゲート回路部３は、オーバフロウ時に
は、前記最下位ビツトに続く３ビツトＧ，Ｒ，Ｓ
の代わりに、全て１である３ビツトを印加し、ア
ンダフロウ時には、上位から順に、０，０，１か
らなる３ビツトを印加する請求項２記載のオーバ
フロウ・アンダフロウ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048709A JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048709A JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01223532A JPH01223532A (ja) | 1989-09-06 |
| JPH0439095B2 true JPH0439095B2 (ja) | 1992-06-26 |
Family
ID=12810842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048709A Granted JPH01223532A (ja) | 1988-03-03 | 1988-03-03 | オーバフロウ・アンダフロウ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223532A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555135B2 (ja) * | 1988-03-11 | 1996-11-20 | 富士通株式会社 | 演算回路 |
-
1988
- 1988-03-03 JP JP63048709A patent/JPH01223532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01223532A (ja) | 1989-09-06 |
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