JPS63229521A - シフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、シフト回路、特にその浮動小数点データ仮数
部のシフト及びスティッキビット生成に関するものであ
る。

従来の技術 ＩＥＥＥ　　Ｐ２Ｓ５　　の規定に基づいて浮動小数点
演算を行なうにはＧｕａｒｄ　Ｂｉｔ　（以下Ｇビット
と略す）　、　Ｒｏｕｎｄ　ｂｉｔ　（以下Ｒビットと
略す）、５ｔｉｃｋｙ　　Ｂｉｔ　（以下Ｓビットと略
す）を求める必要がある。

この３ビツトを考慮した従来のシフト回路としては、例
えば特開昭６１−２１３９２７号公報「浮動小数点演算
処理装置」に示されている。第１２図はこの中から、シ
フタとＧ、Ｒ，Ｓビット生成の部分のみを抜きだしたも
のである。１は左右６７ビツトシフトを行なうシフタ、
２はシフタ１にシフト数を与えるシフト数指示信号、３
は丸めに必要な値を出力する丸め制御回路、４は丸め制
御回路３に丸め精度を指示する丸め精度指示信号である
。第１３図は丸め制御回路３の内部にあるＧ、Ｒ，Ｓビ
ット生成回路である。５はビット０からビット１）まで
の論理和を、６はビットＯからビット４０までの論理和
を求めるＳビット生成のためのＯＲゲートである。７は
ビット０、ＯＲゲート５の出力、ＯＲゲート６の出力の
何れか一つをＳビットととして出力するマルチプレクサ
、８はビットｌ、ビット１２、ビット４１の何れか一つ
をＲビットととして出力するマルチプレクサ、９はビッ
ト２、ビット１３、ビット４２の何れか一つをＳビット
ととして出力するマルチプレクサである。マルチプレク
サ５．６．７は丸め精度指示信号４が、拡張精度を指示
している時はａの入力を、倍精度を指示している時はｂ
の入力を、単精度を示している時はＣの入力を選択する
。

以上のように構成された従来のシフト回路において演算
結果の正規化と、Ｇ、Ｒ，Ｓビット生成を行なう場合、
予め求めた正規化数をシフト数指示信号２としてシフタ
１で左シフトを行ない、そのシフト結果を丸め制御回路
３に与え、丸め精度指示信号４が示す精度に応じたＳ、
Ｒ，Ｓビットをマルチプレクサ７．８．９で選択する。

発明が解決しようとする問題点 しかしながら上記のような構成では、正規化のための左
シフトが終了した後にＧ、Ｒ，Ｓビット生成を行なって
いる事、丸め制御回路３でＳビット生成のため最大４１
ビツトの論理和を一度にとっている事から、シフタ１が
高速に正規化を行なったとしても、その後の丸め処理を
開始するまでには、丸め制御回路３が丸め用データを出
力するまで相当の時間待機する必要であるという問題を
有している。さらにＩＥＥＥ　　Ｐ７５４では演算前の
仮数部桁合わせに於いてもＧ、Ｒ，Ｓビットを使用する
ことを推奨しているが、本従来例は仮数部演算後の丸め
段階で必要なＳビット生成のみを対象としており、演算
前の仮数部桁合わせ段階でのＳビット生成を行なうこと
は出来ない。

本発明はかかる点に鑑み、シフト動作とＳビット生成を
並行して行ないかつ、仮数部演算前の桁合わせと演算後
の正規化の両段階で、Ｓビット生成が可能なシフト回路
を提供することを目的とする。

問題点を解決するための手段 ２０〜２−（Ｌ−１）の重みを持つＬビットデータを保
持する入力レジスタと、前記入力レジスタに接続されシ
フト回路全体として右ｍビットシフト（１≦ｍ≦Ｌ）を
行なう場合は右シフトのみを行ない、シフト回路全体と
してｎビット（０≦ｎ≦Ｌ）左シフトを行なう場合はＬ
−ｎビット右シフトを行ない、２０〜２−＋ｌｌ＋Ｌ−
１）の重みを持つデータを出力する右シフト手段と、前
記右シフタ出力に接続されシフト回路全体として右シフ
トのみを行なう場合は前記右シフト手段出力の２０〜２
−（Ｌ−１）の重みを持つＬビットデータを出力し、シ
フト回路全体としてｎビット左シフトを行なう場合は前
記右シフト手段出力をｎビット左シフトし前記右シフト
手段出力の２−’〜２−（ｈｊＬ−１）の重みを持つＬ
ビットデータを出力する左シフト手段と、前記右シフタ
でのｍビットもしくはＬ−ｎビット右シフトの過程で２
−　（＋、−ｆｆ１）〜２−（トロの重みを持つビット
の論理和をとるスティッキビット生成手段とを有し、デ
ータシフトとスティッキビット生成を並行して行なうシ
フト回路である。

作用 本発明は前記した構成により、Ｌビットデータの右ｍビ
ットシフトを行なう場合は、前記右シフト手段で右シフ
トを行なうと共に２−　（Ｌ−１）１）〜２−（し−１
）の重みを持つビットの論理和を前記スティッキビット
生成手段で求め、Ｌビットデータの左ｎビットシフトを
行なう場合は、先ず前記右シフト手段でＬ−ｎビット右
シフトを行なうと共に２−（シー町〜２−（Ｌ−１）の
重みを持つビットの論理和を前る。

実施例 第５図に本発明で扱うＩ　ＥＥＥ浮動小数点フォーマッ
トを示す。２０は符号部ｓ、２１は指数部ｅ、２２は仮
数部ｆであり、（ｓ、ｅ、ｆ）のヒツト数は単精度：　
（１，８，２３）、倍精度：（１，１），５２）、拡張
精度：　（１，１５，６４）である。そして全体として Ｎ＝（−１）ｓ・２＠−”８・（１，ｆ）の数Ｎを表現
している。（但し拡張精度の場合は仮数部ｆ自身で１．
ｆを表現している。）第８図に本発明のシフト回路を使
用した浮動小数点加減算手順を示す。処理２３で演算対
象の２つの浮動小数点データの指数部ｅ１．ｅ２の減算
と比較を行なう。処理２４では大なる指数部を持つ仮数
部の取りだしと小なる指数部を持つ仮数部のｌｅ＋　　
ｅ２１ビット右シフトを行なう。処理２５では仮数部の
加減算を行ない絶対値化された結果を出力する。処理２
６では演算された仮数部の正規化及びそれに伴う指数部
の補正を行なう。処理２７では正規化された仮数部の丸
めと、丸めた結果がオーバフローした場合は仮数部を右
１ビツトシフトすると共に再度指数部を補正する。以上
の処理で本発明のシフト回路は処理２４での右シフトと
Ｓビット生成、処理２６での正規化及びＳビット生成を
行なうものである。

第１図は本発明の一実施例におけるシフト回路の構成図
を示すものである。第１図において２８はシフト対象の
データを一時記憶する入力レジスタ、２９は左６３ビツ
ト〜右６６ビツトシフトを行なうバレルシフタ、３０は
バレルシフタ２９でのシフト過程でバレルシフタ出力と
してのスティッキビットを生成するＳＢ８生成回路、３
１はＳａｓ生成回路を制御するＳＢｓ生成制御回路、３
２は、ここには記載されていない仮数部用加減算器が出
力するデータの最下位ビットＳ　ＰＡＵとＳａｇとの論
理和をとりスティッキビットＳとするＯＲゲートである
。

第２図はバレルシフタ２９の詳細な構成を示し１）、て
いる。４０〜４８は２人力のマルチプレクサであり、４
９〜５７は制御信号である。４０〜４７のマルチプレク
サは第３図に示す１ビツトのマルチプレクサ５８から構
成され、２−’、２−　（−ｉ　−ｉ　１（ｉ＝１．２
．４．８．１６．３２）の重みを持つビットを入力とし
、制御信号Ｒｉ、ＲｉＥ５９が”Ｏ”の時２−７を、”
１”の時は２−　（−ｉ　−ｉ　ｌを出力する。マルチ
プレクサ４８は第３図に示す１ビツトのマルチプレクサ
６０がら構成され、２−１．２−（・＋６４１の重みを
持つビットを入力とし、制御信号Ｌ６４　５７が”０”
の時２−１を、”１”の時は２−３１＋６４１を出力す
る。またシフト数ＳＦＴ・・・（１） （右シフト数はａ６＝０のＳＦＴ、左シフト数はａ６＝
１の一３ＦＴで与えられる） と制御信号４９〜５７は次の関係で与える。

ａ　ｏ　＝　Ｒ１、ａ　ｌ＋Ｒ２、ａ２→Ｒ４、ａ　ｓ
　→Ｒ８、ａ４→Ｒ１６、ａ５−Ｒ３２、ａ　６→Ｌ　
６４、ａ　＋ｇ−ＲＩ　Ｅ　、　ａｇａ→Ｒ２Ｅ・・・
（２） また第２図の６２〜７２はマルチプレクサレベルでのス
ティッキビットであり、Ｓｌ　６２はマルチプレクサ４
０のビット６６を出力、５ＩＥ６３はマルチプレクサ４
１のビット６６を出力、Ｓ２Ｌ　　６４はマルチプレク
サ４２のビット６７を出力、Ｓ２Ｕ　　６５はマルチプ
レクサ４２のビット６６を出力、３２Ｅ　　６６はマル
チプレクサ４３のビット６６．６７の論理和をＯＲゲー
ト７３で取ったもの、Ｓ４６７はマルチプレクサ４４の
ビット６６〜６９の論理和をＯＲゲート７４で取ったも
の、Ｓ８Ｌ　　６８はマルチプレクサ４５のビット６９
〜７３の論理和をＯＲゲート７５で取ったもの、Ｓ８Ｕ
　　６９はマルチプレクサ４５のビット６６〜６８の論
理和をＯＲゲート７６で取ったもの、Ｓ１６　７０はマ
ルチプレクサ４６のビット６６〜８１の論理和をＯＲゲ
ート７７で取ったもの、５３２Ｌ　　７１はマルチプレ
クサ４７のビット７４〜９７の論理和をＯＲゲート７８
で取ったもの、５３２Ｕ　　７２はマルチプレクサ４７
のビット６６〜７３の論理和をＯＲゲードア９で取った
もの、である。

第４図はＳａｇ生成回路３０の詳しい構成を示す図であ
り、第２図に示したマルチプレクサでのスティッキビッ
トｓ１　６２〜５３２Ｕ　　７２を用いバレルシフタと
してのスティッキビットＳＢａを出力する。ここで８０
〜９０は制御信号であり、ＳＢ８生成制御回路３１から
出力される。

５１）８生成制御回路３１は組み合わせ論理回路で構成
され、シフト数制御信号Ｒ１〜Ｌ６４、桁合わせ／正規
化選択信号、精度選択信号を人力とし表１．２．３に示
した関係でＳｓｓ生成回路制御信号ＳＳＩ〜５Ｓ３２Ｕ
を出力する。

以上のように構成された本実施例のシフト回路について
、桁合わせの場合と、正規化の場合に別けて以下その動
作を説明する。

１０桁合わせの場合 これは第８図に示した処理２４での動作である。加減算
は一般に６４ビツトである拡張精度で行なわれ、入力レ
ジスタ２８には第６図１００に示すようにビット６４．
６５は”Ｏ”としてデータが格納される。そして（２）
式に示した関係でシフト数制御信号Ｒ１４９〜Ｌ６４　
５７（Ｌ６４は常に”０°°）を与えることによりマル
チプレクサ４０〜４７で右シフト動作が行なわれマルチ
プレクサ４８からは１０１に示したＧ、Ｒビットを含む
データが出力される。またこの時ＳＢｇ生成制御回路３
１には桁合わせモード信号が与えられ第９図に示した制
御信号がＳａｓ生成回路３０に与えられる。そこで第４
図に示した回路により信号Ｓ１６２〜５３２Ｕ　　７２
の全ての論理和がとられる。すなわちビット６６から右
にシフトされる全てのビットの論理和かＳａｇとして求
められ、これがゲート３２からスティッキビットＳとし
て出力される。

正規化の場合 これは第８図に示した処理２６での動作である。この時
処理２５でここでは記載していない仮数部用加減算器か
ら第７図に示したような上位Ｎビットが”０”であり下
位３ビツトがＧ、　Ｒ，５ｐｈｕである６７ビツトデー
タ１０２が出力される。そして入力レジスタにはＲビッ
トまでが入力される。ここで６４−Ｎを右シフト数とし
てバレルシフタ２９を構成するマルチプレクサ４０．４
１．４２．４３．４３．４５．４６．４７を動作させる
。具体的には Ｎ＝Σｎ１　　　　・・・・（３） ＋＋’０ とすると ａ４−Ｎ＝６４−ｆｎ＋ Ｉ；０ −６４−’ｚ（ｔ−百１） １±０ ＝へｉ、＋１　　・・・・（４） ＩＩＯ が得られること、及び（２）式に示した関係から制御信
号Ｒ１４９〜Ｒ３２５６を 百〇→Ｒ１、πｒ　→Ｒ２、ｎ２→Ｒ４、π３→Ｒ８、
五番→Ｒ１６、π６→Ｒ３２”１”→ＲＩＥ　　”０”
→Ｒ２Ｅ ・・ｅ（５） とし６４−Ｎビット右シフトを行なう。そしてさらに制
御信号Ｌ６４　５７ ”１”→Ｌ６４ とすることにより左６４ビツトシフトを行ない、結果と
してＮビット左シフトを行なう。その結果第７図のデー
タ１０２は正規化されデータ１０３が得られる。

正規化されたデータはさらに拡張精度、倍精度、単精度
で丸められるがこの時スティッキビットが必要になる。

ａ）琺張精度の場合 この時正規化されたデータ１０３は１０４に示すように
解釈される。従ってスティッキビット５＝ＳｐＡｕとな
りＳ　ＦＡＵはＯＲゲート３２の出力として求められる
。

ｂ）倍精度の場合 この時入力レジスタ２８の内容は第７図１０５に示すよ
うに解釈される。そこでＮ≦１）の時、正規化のためＮ
ビット左シフトを行なうと共にスティッキビットとして
１）−Ｎビットの論理和をとる必要がある。第１０図は
このシフト数Ｎをシフト数制御信号の形に変換したもの
と１）−Ｎビットの論理和をとるのに必要なＳａｓ生成
回路３０への制御信号との関係を求めたものであり、５
１）１）生成制御回路３１がこの表に従って制御信号Ｓ
Ｓｔ　　８０−５Ｓ３２Ｕ　　９０を出力することによ
り、右６４−Ｎビットシフトの過程でＳｌ　６２〜５３
２Ｕ　７２の必要な信号の論理和が第４図に示した５Ｂ
Ｉｌ生成回路３０で生成され５Ｂ１）が得られる。そし
てＯＲゲート３２でＳａｇと５ＰＡＩｊとの論理和を取
ることにより最終的なスティッキビットＳが求まる。

Ｃ）単精度の場合 この時入力レジスタ２８の内容は第７図１０６に示すよ
うに解釈される。そこでＮ≦４０の時、正規化のためＮ
ビット左シフトを行なうと共にスティッキビットとして
４０−Ｎビットの論理和をとる必要がある。第１）図は
このシフト数Ｎをシフト数制御信号の形に変換したもの
と４０−Ｎビットの論理和をとるのに必要なＳｓａ生成
回路３０への制御信号との関係を求めたものである。そ
して倍精度の場合と同様にしてＳａｓ生成回路３０を、
第１０図に示した表に従って制御することによりＳＢａ
が生成され、ＯＲゲート３２でＳｓｇと５ＰＡｔＪとの
論理和が取られ最終的なスティッキビットＳが求まる。

以上のように本実施例によれば、右６６ビツトシフトを
行なうマルチプレクサ４０〜４７、左６４ビットシフト
行なうマルチプレクサ４８、Ｓａｓ生成回路３０、右シ
フト数とスティッキビット生成に必要なビット数との関
係からＳａｇ生成回路３０を制御する５Ｂ１）生成制御
回路３１を設けることにより、右シフトをマルチプレク
サ４０〜４７で行なうと共に、これと並行して、各マル
チプレクサレベルで順次Ｓｓｓを求め、マルチプレクサ
４７での右シフトが終了した時点で最終的なスティッキ
ビットを生成することができる。またシフト動作とステ
ィッキビット生成動作を並行して行なうこの動作は、桁
合わせ時の右シフトの場合だけでなく、正規化時の左シ
フトの場合にも同様に行なうことができる。

発明の詳細 な説明したように本発明によれば、桁合わせ時の右シフ
ト、正規化時の左シフトと並行してスティッキビット生
成を行なうことができ、その結果シフト完了と同時にス
ティッキビットが生成される。このため桁合わせ或いは
正規化が完了した時点ですぐに、仮数部加減算或いは丸
め動作を行なうことができ、高速浮動小数点演算を実現
するのにその実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のシフト回路の構成図
、第２図はバレルシフタの詳細な構成図、第３図はバレ
ルシフタを構成するマルチプレクサの１ビツト当たりの
構成図、第４図はＳａｓ生成回路の詳細な構成図、第５
図は同実施例で扱う浮動小数点データのフォーマット図
、第６図は桁合わせ時のデータフォーマット図、第７図
は正規化時のデータフォーマット図、第８図は浮動小数
点加減算の処理手順を示すブローチヤード、第９図〜第
１）図はＳｓｓ生成制御回路における入出力関係の説明
図、第１２図は従来のシフト回路の構成図、第１３図は
従来のＧ、Ｒ，Ｓビット生成回路を示す回路図である。 ２９・・・バレルシフタ、３０・・・Ｓ［１）！生成回
路、３１・・・５Ｒ１）生成制御回路、４０〜４８・・
・マルチプレクサ。 代理人の氏名　弁理士　中尾敏男ほか１名第３図 ２−（ｊ−ｊ）　　２−ｊ 第　４１ｆｆｌ 第５図 第８図 Ｏト 憾　　　　　　　　　　派 第９図 ：ｊＳｌＯ図 第１２図 ｔｏ５１３図

Claims (1)

【特許請求の範囲】
1. ２＾０〜２＾−＾（＾Ｌ＾−＾１＾）の重みを持つＬビ
   ットデータを保持する入力レジスタと、前記入力レジス
   タに接続されシフト回路全体として右ｍビットシフト（
   １≦ｍ≦Ｌ）を行なう場合は右シフトのみを行ない、シ
   フト回路全体としてｎビット（０≦ｎ≦Ｌ）左シフトを
   行なう場合はＬ−ｎビット右シフトを行ない、２＾０〜
   ２＾−＾（＾ｎ＾＋＾Ｌ＾−＾１＾）の重みを持つデー
   タを出力する右シフト手段と、前記右シフタ出力に接続
   されシフト回路全体として右シフトのみを行なう場合は
   前記右シフト手段出力の２＾０〜２＾−＾（＾Ｌ＾−＾
   １＾）ｋ重みを持つＬビットデータを出力し、シフト回
   路全体としてｎビット左シフトを行なう場合は前記右シ
   フト手段出力をＬビット左シフトし前記右シフト手段出
   力の２＾−＾ｎ〜２＾−＾（＾ｎ＾＋＾Ｌ＾−＾１＾）
   の重みを持つＬビットデータを出力する左シフト手段と
   、前記右シフタでのｍビットもしくはＬ−ｎビット右シ
   フトの過程で２＾−＾（＾Ｌ＾−＾ｍ＾）〜２＾−＾（
   ＾Ｌ＾−＾１）の重みを持つビットの論理和をとるステ
   ィッキビット生成手段とを有し、データシフトとスティ
   ッキビット生成を並行して行なうことを特徴とするシフ
   ト回路。