JPH0367328A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPH0367328A JPH0367328A JP1204134A JP20413489A JPH0367328A JP H0367328 A JPH0367328 A JP H0367328A JP 1204134 A JP1204134 A JP 1204134A JP 20413489 A JP20413489 A JP 20413489A JP H0367328 A JPH0367328 A JP H0367328A
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- Japan
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- data
- circuit
- sticky bit
- sticky
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は浮動小数点演算装置に関し、特にスティッキ
ービットを早期に生成する装置に関する。
ービットを早期に生成する装置に関する。
従来の技術
浮動小数点形式で表わされた２つの数値データの加減算
を行なう際には、当該加減算の計算の以前に、両数値デ
ータの指数部の差の分だけ、小なるデータをＬＳＢ（最
小位桁）方向に右シフトし、数値データの桁合せを行な
う必要がある。その際に、計算精度を保つためにＬＳＢ
の下にガードビット、ラウンドビット、スティッキービ
ットを求める必要がある。特にスティッキービットは浮
動小数点全体の計算処理時間のクリティカルパスになる
ため、高速に計算する必要がある。
を行なう際には、当該加減算の計算の以前に、両数値デ
ータの指数部の差の分だけ、小なるデータをＬＳＢ（最
小位桁）方向に右シフトし、数値データの桁合せを行な
う必要がある。その際に、計算精度を保つためにＬＳＢ
の下にガードビット、ラウンドビット、スティッキービ
ットを求める必要がある。特にスティッキービットは浮
動小数点全体の計算処理時間のクリティカルパスになる
ため、高速に計算する必要がある。
発明が解決しようとする課題
このスティッキービットの演算装置は従来は第４図に示
すように、バレルシフタ１の各ビット（処理すべき数値
データの各ビット）用のセレクタ２−１．２−２・・・
２−ｎのシフトアウトビットをそれぞれとり出して、ス
ティッキービット生成回路３のオアゲート４−１．４−
２．・・・４−ｎを介してノアゲート５からスティッキ
ービットの信号を得るようにしていた。
すように、バレルシフタ１の各ビット（処理すべき数値
データの各ビット）用のセレクタ２−１．２−２・・・
２−ｎのシフトアウトビットをそれぞれとり出して、ス
ティッキービット生成回路３のオアゲート４−１．４−
２．・・・４−ｎを介してノアゲート５からスティッキ
ービットの信号を得るようにしていた。
従来技術としては特開昭６３−１５７２３３号公報、特
開昭６３−２２９５２１号公報が知られている。
開昭６３−２２９５２１号公報が知られている。
この従来の方式では、バレルシフタｌのシ、フトアウト
したビットを論理和演算を行なうため、バレルシフタｌ
の出力が決まらないとスティッキービットが決まらず、
スティッキービットが演算を遅らせてしまうという欠点
があり、またバレルシフタｌのシフトアウトビットをス
ティッキービット生戊回路４に入力しなければならず、
バレルシフタ１から出す信号線の数が多くなり、半導体
集積回路に実現した場合にはバレルシフタ１のレイアウ
トの面積が大きくなるという欠点があった。
したビットを論理和演算を行なうため、バレルシフタｌ
の出力が決まらないとスティッキービットが決まらず、
スティッキービットが演算を遅らせてしまうという欠点
があり、またバレルシフタｌのシフトアウトビットをス
ティッキービット生戊回路４に入力しなければならず、
バレルシフタ１から出す信号線の数が多くなり、半導体
集積回路に実現した場合にはバレルシフタ１のレイアウ
トの面積が大きくなるという欠点があった。
この発明は上述の欠点を除き、浮動小数点形式の加減算
器Ｚこおいて、入力データを桁合せする際に、高速にス
ティッキービットを生成することができる装置を提供す
ることを目的とする。
器Ｚこおいて、入力データを桁合せする際に、高速にス
ティッキービットを生成することができる装置を提供す
ることを目的とする。
課題を解決する手段
この発明の浮動小数点演算装置は２つの浮動小数点形式
のデータを加算又は減算する浮動小数点演算装置におい
て、指数の差を計算する減算器と、減算器の出力により
上記減算値を示す１つの桁にシフト制御信号をつくるデ
コーダと、シフト制御信号と２つの入力データの小さい
方の仮数部データとからスティッキービットの生成を行
なうスティッキービット生成回路とを有することを特徴
とするものである。
のデータを加算又は減算する浮動小数点演算装置におい
て、指数の差を計算する減算器と、減算器の出力により
上記減算値を示す１つの桁にシフト制御信号をつくるデ
コーダと、シフト制御信号と２つの入力データの小さい
方の仮数部データとからスティッキービットの生成を行
なうスティッキービット生成回路とを有することを特徴
とするものである。
実施例
第１図は、本発明である浮動小数点演算装置、特に浮動
小数点の桁合せ回路のブロック図である。
小数点の桁合せ回路のブロック図である。
本回路は、浮動小数点形式の一方の入力データＡと、も
う一方の入力データＢを桁合せし、高速にスティッキー
ビットを生成する回路であるが、第１図では入力データ
Ａが入力データＢよりも常に大きいデータとなっている
ものとする。
う一方の入力データＢを桁合せし、高速にスティッキー
ビットを生成する回路であるが、第１図では入力データ
Ａが入力データＢよりも常に大きいデータとなっている
ものとする。
入力データＡと入力データＢの指数部データの差が減算
器ＩＯで計算され、その指数差がデコーダ１１に入り、
デコーダ１１が右シフト回路１２に対してシフト制御信
号を出す。シフト制御信号は、同時にスティッキービッ
ト生成回路１３に入力される。一方、入力データＡの仮
数部は、加減算器１４に入力され、また入力データＢの
仮数部は、右シフト回路１２に入力されるとともに、１
−４のスティッキービット生成回路に入る。スティッキ
ービット生成回路Ｉ３の出力であるスティッキービット
は、右シフト回路１２の出力と共に、加減算器Ｉ４のも
う一方の入力となり、この加減算器！４の出力は、仮数
部の計算データとなり、その後計算後の正規化処理を行
なった後、浮動小数点加減算結果として出力される。
器ＩＯで計算され、その指数差がデコーダ１１に入り、
デコーダ１１が右シフト回路１２に対してシフト制御信
号を出す。シフト制御信号は、同時にスティッキービッ
ト生成回路１３に入力される。一方、入力データＡの仮
数部は、加減算器１４に入力され、また入力データＢの
仮数部は、右シフト回路１２に入力されるとともに、１
−４のスティッキービット生成回路に入る。スティッキ
ービット生成回路Ｉ３の出力であるスティッキービット
は、右シフト回路１２の出力と共に、加減算器Ｉ４のも
う一方の入力となり、この加減算器！４の出力は、仮数
部の計算データとなり、その後計算後の正規化処理を行
なった後、浮動小数点加減算結果として出力される。
本発明の具体的実施例を、ＩＥＥＥ Ｐ２Ｓ５の規定の
単精度の場合について例を挙げて説明する。
単精度の場合について例を挙げて説明する。
ＩＥＥＥのＰ２Ｓ５では、単精度データのフォーマット
を第２図のように決めており、仮数部の前に隠れたｒｌ
Ｊのビットを１桁持っているため、浮動小数点の仮数部
の加減算は、隠れたｒｌＪビット＋２３ビット＋ガード
ビット、スティッキービット、ラウンドビットの３ビツ
トを加えた２７ビツトで実際に計算を行なう。まず計算
時には、入力データＡと入力データＢの各指数部の８ビ
ツトデータの差を減算器１０で計算し計算結果をデコー
ダ１１でデコードして、表１に示す様な右シフト回路１
２への制御信号を作る。表１に示すＢＩＴ７〜ＢＩＴＯ
は指数部の減算結果である８ＢＩＴノテータを示してお
り、デコーダ１１によって、右シフト回路Ｉ２の制御信
号、ＳＦ’ＲＱ〜５ＦＲ２６をつくる。
を第２図のように決めており、仮数部の前に隠れたｒｌ
Ｊのビットを１桁持っているため、浮動小数点の仮数部
の加減算は、隠れたｒｌＪビット＋２３ビット＋ガード
ビット、スティッキービット、ラウンドビットの３ビツ
トを加えた２７ビツトで実際に計算を行なう。まず計算
時には、入力データＡと入力データＢの各指数部の８ビ
ツトデータの差を減算器１０で計算し計算結果をデコー
ダ１１でデコードして、表１に示す様な右シフト回路１
２への制御信号を作る。表１に示すＢＩＴ７〜ＢＩＴＯ
は指数部の減算結果である８ＢＩＴノテータを示してお
り、デコーダ１１によって、右シフト回路Ｉ２の制御信
号、ＳＦ’ＲＱ〜５ＦＲ２６をつくる。
５ＦＲＯ信号が“ｌ”になった時には、右シフト回路１
２の動作は仮数部のデータの右シフト量はθビットであ
り、５ＦＲｆ信号が“Ｉ”になった時には、右シフト回
路１２の動作は仮数部のデータの右シフト量はｌビット
であり、同様にして５ＦＲ２６信号が“１“となった時
には、右シフト回路１２の動作は仮数部のデータの右シ
フト量は２６ビツトとなる。
２の動作は仮数部のデータの右シフト量はθビットであ
り、５ＦＲｆ信号が“Ｉ”になった時には、右シフト回
路１２の動作は仮数部のデータの右シフト量はｌビット
であり、同様にして５ＦＲ２６信号が“１“となった時
には、右シフト回路１２の動作は仮数部のデータの右シ
フト量は２６ビツトとなる。
右シフト回路１２の制御信号のうち５ＦＲ３〜５ＦＲ２
６は、第３図に示すスティッキービット生戊回路１３に
入力される。
６は、第３図に示すスティッキービット生戊回路１３に
入力される。
第３図のスティッキービット生成回路１３は、入力デー
タＢの仮数部２３ビツトのデータとこれに隠れビットｒ
ｌＪを加えた２４ビツト中のデータＢＯ〜Ｂ２３が３−
Ａ１．３−ＡＵ、３−ＡＩのブロックに入る。３つのブ
ロック３−ＡＩ、３−Ａｌ１．３−Ａ［［Ｉは、３−Ａ
Ｉに示される回路と同構成を有し、またブロックにつな
がるインバータとＮＡＮＤ、ＮＯＲ回路と合わせて、３
Ａ−０ないし３Ａ−２３という信号を出力する。
タＢの仮数部２３ビツトのデータとこれに隠れビットｒ
ｌＪを加えた２４ビツト中のデータＢＯ〜Ｂ２３が３−
Ａ１．３−ＡＵ、３−ＡＩのブロックに入る。３つのブ
ロック３−ＡＩ、３−Ａｌ１．３−Ａ［［Ｉは、３−Ａ
Ｉに示される回路と同構成を有し、またブロックにつな
がるインバータとＮＡＮＤ、ＮＯＲ回路と合わせて、３
Ａ−０ないし３Ａ−２３という信号を出力する。
３Ａ−０はＢＯビットの状態を示し、３Ａ−１はＢＯビ
ットとＢｌビットの状態のオア即ちＢＯ＋ＢＩの状態を
示すように、３Ａ−Ｎ信号（Ｎはなっている。（ただし
＋は論理和演算を示す。）なお第３図において、ＩＮは
インバータ、ＮＯＲはノア回路、ＮＡＮＤはナンド回路
、ＡＮＤはアンド回路を示す。
ットとＢｌビットの状態のオア即ちＢＯ＋ＢＩの状態を
示すように、３Ａ−Ｎ信号（Ｎはなっている。（ただし
＋は論理和演算を示す。）なお第３図において、ＩＮは
インバータ、ＮＯＲはノア回路、ＮＡＮＤはナンド回路
、ＡＮＤはアンド回路を示す。
３Ａ−Ｎ信号は仮数部のデータのうち最下位ピッ）ＢＯ
からＢＮビットまでのどれかのビットに“ビ信号があっ
たことを示す信号である。即ちブロック３Ａ−１は仮数
部のデータのうち最下位ビットＢＯから第８位ビットＢ
７までに“ｌ”信号があるか否かを示す信号が得られる
ように構成される。
からＢＮビットまでのどれかのビットに“ビ信号があっ
たことを示す信号である。即ちブロック３Ａ−１は仮数
部のデータのうち最下位ビットＢＯから第８位ビットＢ
７までに“ｌ”信号があるか否かを示す信号が得られる
ように構成される。
各信号３Ａ−０〜３Ａ−２３はそれぞれブロック１５の
対応するアンド回路ＡＮＤＩ−ＡＮＤ２３の一方の入力
端子に印加されるように接続され、かつアンド回路ＡＮ
Ｄ １〜ＡＮＤ２３の他方の入力端子にはデコーダ１１
からの出力信号５ＦＲ３ないしＳＦ’Ｒ２６が各々印加
されるようになっている。アンド回路ＡＮＤ Ｉ〜ＡＮ
Ｄ２３からの“ビ出力はステイッキーピットに°ｌ“が
あることを示す。
対応するアンド回路ＡＮＤＩ−ＡＮＤ２３の一方の入力
端子に印加されるように接続され、かつアンド回路ＡＮ
Ｄ １〜ＡＮＤ２３の他方の入力端子にはデコーダ１１
からの出力信号５ＦＲ３ないしＳＦ’Ｒ２６が各々印加
されるようになっている。アンド回路ＡＮＤ Ｉ〜ＡＮ
Ｄ２３からの“ビ出力はステイッキーピットに°ｌ“が
あることを示す。
したがって、たとえばＳＦ’ｒ（３に“ｌ”、３Ａ−０
に“１“があるとスティッキービットに“ｌ”信号が得
られる。
に“１“があるとスティッキービットに“ｌ”信号が得
られる。
各アンド回路ＡＮＤ １−ＡＮＤ２３の出力は後段のノ
ア回路とナンド回路インバータによりステイッキービッ
ト出力端子１６へ導かれる。
ア回路とナンド回路インバータによりステイッキービッ
ト出力端子１６へ導かれる。
上記のように第３図の回路構成によればＳＦＲ信号がデ
コーダ２より入力されると、入力データＢＯ〜Ｂ２３よ
り、３Ａ−０〜３Ａ−２３信号がすでに計算されている
ので、スティッキービット生成回路■３は、ＳＦＲ信号
が決まると、ステイッキービットを端子１６に生成する
までに、回路１６の遅延時間だけで済むので、高速にス
ティッキービットを準備できる。それ故浮動小数点の加
減算器の入力が、速く決まるため、浮動小数点の加減算
時間を全体として短くすることができる。
コーダ２より入力されると、入力データＢＯ〜Ｂ２３よ
り、３Ａ−０〜３Ａ−２３信号がすでに計算されている
ので、スティッキービット生成回路■３は、ＳＦＲ信号
が決まると、ステイッキービットを端子１６に生成する
までに、回路１６の遅延時間だけで済むので、高速にス
ティッキービットを準備できる。それ故浮動小数点の加
減算器の入力が、速く決まるため、浮動小数点の加減算
時間を全体として短くすることができる。
なお、以上本実施例はＩＥＥＥ Ｐ２Ｓ５の単精度の形
式を例に挙げて説明したが、本例を応用すれば浮動小数
点の他の形式に対しても容易に実現できる。
式を例に挙げて説明したが、本例を応用すれば浮動小数
点の他の形式に対しても容易に実現できる。
発明の効果
本発明を用いることにより、浮動小数点を精度よく計算
するためのスティッキーずットが高速に生成されるため
、浮動小数点の加算又は減算を高速に計算することがで
きる。
するためのスティッキーずットが高速に生成されるため
、浮動小数点の加算又は減算を高速に計算することがで
きる。
第１図はこの発明の一実施例を示すブロック図、第２図
は浮動小数点データの単精度モードのフォーマットを示
す図、第３図は第１図の実施例に用いられるスティッキ
ービット生成回路の詳細な回路図、第４図は従来のステ
ィッキービット生成回路例を示す回路図である。 Ａ、Ｂ・・・入力データ １０・・・減算器１１・・
・デコーダ １２・・・右シフト回路１３・・・ステ
ィッキービット生成回路１４・・・加減算器。 第１ 図 箪２図 へＩ″−Ｌ纂８埋ｐい
は浮動小数点データの単精度モードのフォーマットを示
す図、第３図は第１図の実施例に用いられるスティッキ
ービット生成回路の詳細な回路図、第４図は従来のステ
ィッキービット生成回路例を示す回路図である。 Ａ、Ｂ・・・入力データ １０・・・減算器１１・・
・デコーダ １２・・・右シフト回路１３・・・ステ
ィッキービット生成回路１４・・・加減算器。 第１ 図 箪２図 へＩ″−Ｌ纂８埋ｐい
Claims (1)
- （１）２つの浮動小数点形式のデータを加算又は減算す
る浮動小数点演算装置において、指数の差を計算する減
算器と、減算器の出力により上記減算値を示す１桁にシ
フト制御信号をつくるデコーダと、シフト制御信号と２
つの入力データの小さい方の仮数部データとからスティ
ッキービットの生成を行なうスティッキービット生成回
路とを有することを特徴とする浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204134A JPH0367328A (ja) | 1989-08-04 | 1989-08-04 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204134A JPH0367328A (ja) | 1989-08-04 | 1989-08-04 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367328A true JPH0367328A (ja) | 1991-03-22 |
Family
ID=16485401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1204134A Pending JPH0367328A (ja) | 1989-08-04 | 1989-08-04 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252766B1 (ko) * | 1997-05-08 | 2000-04-15 | 김영환 | 고속으로 동작하는 스티키 신호 생성기 |
| US6151612A (en) * | 1997-05-09 | 2000-11-21 | Hyundai Electronics Industries Co., Ltd. | Apparatus and method for converting floating point number into integer in floating point unit |
| JP2007156748A (ja) * | 2005-12-02 | 2007-06-21 | Fujitsu Ltd | 演算処理装置，情報処理装置，及び演算処理方法 |
-
1989
- 1989-08-04 JP JP1204134A patent/JPH0367328A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252766B1 (ko) * | 1997-05-08 | 2000-04-15 | 김영환 | 고속으로 동작하는 스티키 신호 생성기 |
| US6057720A (en) * | 1997-05-08 | 2000-05-02 | Hyundai Electronics Industries Co., Ltd. | High speed sticky signal generator |
| US6151612A (en) * | 1997-05-09 | 2000-11-21 | Hyundai Electronics Industries Co., Ltd. | Apparatus and method for converting floating point number into integer in floating point unit |
| JP2007156748A (ja) * | 2005-12-02 | 2007-06-21 | Fujitsu Ltd | 演算処理装置，情報処理装置，及び演算処理方法 |
| US7720899B2 (en) | 2005-12-02 | 2010-05-18 | Fujitsu Limited | Arithmetic operation unit, information processing apparatus and arithmetic operation method |
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