JPS60263230A - 多重精度浮動小数点加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はパイプライン演算に適した可変語長の多重精度
浮動小数点加算回路に関する。

〔発明の技術的背景とその問題点〕

数値計算の多くの場合において、演算一度に対する要求
は一定でなく、単精度演算に加えてさまざまな語長の多
重精度演算を要求されることがしばしばある。従って汎
用の浮動小数点演算回路としては多重精度浮動小数点演
算を是非とも実現する必要である。特に集積回路化され
た浮動小数点演算回路は回路規模や入出力ビン数の制限
の為比較的小さな語長であることが多いので多重精度演
算の実現は強く要求される。

高速浮動小数点演算回路は通常、ベクトル演算を高速（
二実行する為のパイプライン演算器として設計される。

従って多重精度浮動小数点演算はパイプライン演算器に
適した形で実現される必要がある。

しかしながら従来のパイプライン浮動小数点演算回路（
＝おいては高々２倍精度演算度演算が可能である場合が
ほとんどであり、多重精度演算はほとんど実現されてい
ない。又、実現されている２倍精度演算にしても演算シ
ーケンスが複雑で、ベクトル演算には適さず、従ってベ
クトル演算として実現されている単精度演算と比べて著
しく性能の低下することが多かった。

第９図はｎ語から成る多重精度浮動小数形式の例である
。第９図（ａ）において浮動小数の第１語は−指数部１
１と仮数の最上位部分１２を含み、仮数の下位部分が第
２語１３．第３語１４．第１語１５と順に続く。第９図
（ｂ）では第１語１６の全体が指数部で、そして仮数部
が上位から順に第２語１７．第３語１８゜第０語１９と
順に続く、どちらでも大きな違いはなく、或は他の形式
も考えられるが、便宜上以下の説明では第９図（ｂ）の
形式を仮定する。

ここでパイプライン演算に適した多重精度浮動小数点演
算の意味を明確にしておく。パイプライン演算に適した
多重精度浮動小数点演算とは複数語から成る多重精度浮
動小数がパイプライン演算回路の入力ボートへ単位時間
に１語づつ連続して入力されたとき、いくらかのパイプ
ラインによる遅延の後、パイプライン演算回路の出力ボ
ートから、単位時間に１語づつ演算結果の多重精度浮動
小数が出力されるような演算である。入力から出力に至
るパイプラインの遅延はできるだけ小さく、また多重精
度浮動小数の語長に無関係であることが望ましい。これ
はパイプラインの入力の語順と出力の語順とが同じであ
るときに可能である。

この状況は第１０図によって描かれている。第１０図に
おいて２１　、２２はそれぞれ入力多重精度浮動小数、
２３はパイプライン演算回路、セして２４は演算結果で
ある多重精度浮動小数である。

従来、パイプライン演算に適した多重精度小数点加算回
路の実現が困難であった理由は次のとおりである。

浮動小数点加算は仮数部桁合わせ、仮数部加算及び正規
化の３つの処理手順に大きく分けることができる。

仮数部桁合わせは２つの入力浮動小数の指数部を比較し
て大きい方の指数を加算結果の指数として選択し、指数
部の小さい方の入力浮動小数の仮数部を両者の指数の差
だけ右シフトする処理である。これは２つの多重精度浮
動小数を上位語に順に入力しながら対応する処理結果を
直ちに上位語から順に出力するという方法によってパイ
プライン化が可能である。具体的な実現例は本発明の実
施例の中で示した。

次に仮数部加算であるが、加算には常に下位桁から上位
桁へのキャリー伝播が伴うので仮数部加算は下位語から
順に行わなければならない。ところが仮数部桁合わせ結
果は上位語から順に送られてくるので結局仮数部桁合わ
せ結果の全体が揃うまで仮数部加算を開始できない。

最後の正規化は仮数部加算結果の最上位ビット位置から
連続するＯビットの数を数えて、この値に基づいて仮数
部加算結果を左シフト及び指数部の値を更新する処理で
ある。まず先頭ゼロビットカウントは当然仮数部加算結
果の上位語から初めなければならないが、仮数部加算結
果は下位語から順に送られてくるので加算の全体が終了
するまで開始できない。そして先頭ゼロビットカウント
が完全に終了してから、再び仮数部加算結果の上位語か
ら順に指数部の更新と仮数部の左シフトを行う。

上の説明で分かる通り通常の多重精度浮動小数点加算の
処理手順は上位語から下位語へ向うスキャンと下位語か
ら上位語へ向うスキャンとが入り組んでいる為、多重精
度浮動小数点加算の全体を、上位語から順に入力して加
算結果を直ちに上位語から出力するといった単純なパイ
ブライ・ン演算で実行するのは非常に困難であり、無理
にパイプライン化しようとするなら結局１個の長語長の
並列型浮動小数点加算器を作るのと変わらない程の回路
規模が必要になってくる。

この為、従来は多重精度浮動小数点加算はパイプライン
化を断念し、不規則な演算シーケンスによる低速なスカ
ラー演算としてしか実現されていなかった。

〔発明の目的〕

本発明はＪａ上の点に鑑みなされたもので従来の困難を
克服する新しい方圧によってパイプライン演算に適した
可変語長の多重精度浮動小数点加算回路を提供すること
を目的とする。

〔発明の概要〕

本発明では１回の多重精度浮動小数点加算を、それぞれ
パイプライン演算可能な２つの処理即ち第１の処理と第
２の処理とに分割する。

、　１１の処理は加算すべき２つの浮動小数を上位語か
ら順番に入力しながら、最初（二人力される入力浮動小
数に含まれる指数部の値に基づいて、続いて入力される
仮数部の桁合わせを行い、セして各語独立に仮数部の加
算を行なって中間結果として上位語から順番に出力し、
最後に仮数部の６語の加算によって生じたキャリー族及
び仮数部加算結果の先頭ゼロピット数とを合わせて中間
結果の最下位語に付加して出力する。

第２の処理は前記第１の処理の出力である中間結果を下
位語から順番に入力しながら、最初に入力される中間結
果の語に含まれる仮数部の６語のキャリーを続いて下位
部分から入力される仮数部の６語に加算し、同時に最初
に入力される中間結果の最下位語中に含まれ°る仮数部
の先頭ゼロピット数に基づいて、前記仮数部キャリー加
算結果を正規化シフトし、及びこれに伴う指数部の更新
を行って、最終加算結果として下位語から順番に出力す
る。

本発明は以上のような動作をする回路構成によって実現
される。

〔発明の効果〕

本発明によれば多重精度浮動小数点加算をパイプライン
化に適した２つの処理によって実現できる為、それぞれ
を別個のベクトル命令どすれは、従来のパイプライン化
に適さないスカラー演算としての多重精度浮動小数点加
算よりも遥かに高速な演算が可能になる。

また本発明によればあらかじめ定められている範囲内で
任意語長の多重精度浮動小数点加算をまったく同一のハ
ードウェア構造で僅かな制御手順の変更のみで実現でき
る。

そして上記本発明の利点は回路規模力ζ入出力ピン数の
制限の為、比較的短語長の浮動小数形式に限定される集
積回路化された浮動小数点加算回路ニ対して好都合であ
る。

〔発明の実施例〕

以下本発明の実施例について説明する。

ここに示す実施例は指数部１語、仮数部は１語から最大
４語までの多重精度浮動小数を扱うことのできるパイプ
ライン浮動小数点加算回路である。

１言吾の長さは１６ビツトとする。

本発明においては１コの多Ｎ精度浮動小数点かぼ算をそ
れぞれがパイプライン処理可能な第１の処理と第２の処
理とに分割する。

第１図は本発明の第１の処理を実現する回路例である。

図において３０１　、３０２は入力レジスタ、３０３は
指数部比較回路、３０４　、３０５はパイプラインレジ
スタ、３０７，３０８は仮数部セレクタ、３１０は仮数
部桁合わせ右シフタ、３１１は仮数部加算回路、３１４
は出力セレクタである。そして３１３，３１２は第１の
処理の出力の最下位語に付加する仮数部の６語の加算に
おけるキャリーと仮数部先頭ゼロビット数を生成する為
の、それぞれキャリー生成回路及び先頭ゼロビットカク
ンタである。

第２図は上記第１の処理の実施例の動作タイミング図で
ある。図において４１は基本クロツク、４２は第１図中
の入力レジスタ３０１　、３０２にランチされた入力浮
動小数である。。入力浮動小数は５語から成り最下位語
から順番に入力される。これらは４２のタイミング図中
の番号１．２．３．４．５によって示さ４れている。祠
は第１図中の出力子ン゛クタ３１４から出力される第１
の処理の演算結果である。この演算結果は図中の番号で
示されているように６語から成り、この内部１語から第
５語までが入力の５語だようにこの出力の第６語はキャ
リー情報と仮数部の先頭ゼロピット数とを含んでいる。

本実施例の動作は次のとおりである。まず多重精度浮動
小数の第１語が入力される。第１語は指数部である。こ
れは第２図中のタイミング図４２の第１語に相当する。

この指数部の入力によって第１図における指数部比較回
路３０３が動作して２つの入力指数の大小関係と両者の
差の絶対値とを出力し、それぞれパイプラインレジスタ
３０４，３０５にラッチされる。これは第２図中のタイ
ミング図招によって示されている。指数部比較回路３０
３の出力する入力指数の大小比較信号は直接にデータセ
レクタ３０９にも接続され、入力指数の内、指数部の大
きい方を選択し、データセレクタ３１４を経て！　外部
へ出力される。これは第２図９タイミング図４４の第１
語（二相光する。

次に仮数部が連続して４語入力される。これは第２図中
のタイミング図４２の第２語から第５語に相当する。レ
ジスタ３０４は指数の大小関係を保持しており、この信
号によって指数部の小さい方の入力浮動小数の仮数部が
桁合わせ右シフタ３１０に入力されるようにデータセレ
クタ３０７，３０８を制御する０桁合わせ右シック３１
０はレジスタ３０５に保持されている指数の差の絶対値
によって仮数部の桁合わせ右Ｖフトを行う。桁合わせさ
れた後、２つの仮数部は仮数部加算回路３１１によって
各梧独立に加算され出力データセレクタ３１４を経て外
部へ出力される。これは第２図中のタイミング図材の第
２語から第５語に相当する。

この仮数部の６語の加算によって生じるキャリー情報（
キャリールックアヘッド加算器におけるｐｒｏｐａｇａ
ｔｉｏｎ信号どｇｅｎｅｒａｔ　ｉｏｎ信号）はキャリ
生成回路３１３に入力され、同時に加算結果が先頭゛ゼ
ロビットカウンタ３１２に入力される。仮数部の最下位
語が加算された後、キャリ生成回路３１３はキャリール
ツクアベッド方式で語間に又がるキャリを生成し、また
先頭ゼロピットカウンタは４語から成る仮数部加算結果
全体の最上位ピット、位置から連続するθピットの数を
計算する。そしてこれらキャリー信号と先頭ゼロピット
数は合わせて第１の処理における処理結果の第６語とし
て出力データセレクタ３１４を経て外部へ出力される。

これは第２図中のタイミング図必の第６語に相当する。

第３図は第１図中の桁合わせ右シック３１０の実現例で
ある。図において５０１はデコーダであり第１因中のレ
ジスタ３０５に保持されている入力指数の差の絶対値の
下位４ビツトを除いた残りの部分によって制御される。

５０２、５０３．’５０４．５０５はデータセレクタで
あり前記デコーダ５０１の出力によって制御される。５
０６゜５０７．５０８はパイプラインレジスタである。

前記デコーダ５０１．前記データセレクタ及び前記パイ
プラインレジスタによって語単位の桁合わせシフトが実
現される。

５０９は３２ビツト入力、３２ピツト出力の布シフタで
あり、シフト数は前記入力指数の差の絶対値の下位４ビ
ツトで制御される。右シフタ５０９の出力下位１６ビツ
トはパイプラインレジスタ５１０を経て右シックの入力
上位１６ビツトに接続される。

第４図は第１図中のキャリ生成回路３１３及び先頭ゼロ
ビットカウンタ３１２の実現例である。図において６０
１　、６０２．６０３．６０４及び６０５，６０６，６
０７，６０８はそれぞれシフトレジスタを構成し、仮数
部加算回路からのｇｅｎｅｒａｔｉｏｎ信号とｐｒｏｐ
ａｇａｔｉｏｎ信号が直列に入力される。６０９はキャ
＼・リトルスフアヘッド回路であり、仮数部の最下位語
が加算された直後に動作して語間に又がるキャリ信号を
生成する。

６１１はパイプラインレジスタであり、仮数部加算をラ
ッチする。６１２は語に対する先頭ゼロビットカウンタ
、６１３は加算器、６１０はレジスタである。これら６
１０，６１１，６１２，６１３によって４語から成る仮
数部全体の先頭ゼロビットカウンタを実現している。

第５図は本発明の第２の処理を実現する回路例である。

第２の処理では第１の処理結果をキャリーと先頭ゼロピ
ット数とを含む第６語を先頭に下位誦・から順番に入力
する。図において７３．７２はそれぞれキャリーと先頭
ゼロピットを保持する為のレジスタ、７１は語単位で直
列に送られてくる仮数部及び指数部を保持する為のレジ
スタ、７４はインバータ、７５は正規化左シフタ、７６
はデータセレクタ、７７は加算回路である。

第６図は上記第２の処理の実現例の動作タイミング図で
ある。図において８１は基本クロック、モして８２は第
５図中のレジスタ７１又はレジスタ７２゜７３にラッチ
された直後の入力データである。入力データは既に述べ
たように下位語から順番に入力され、最初の語である第
６語はキャリーと先頭ゼロピット数を含み、第５語から
第２語の４語が仮数部で、最後の第１語が指数部である
。８４は第２の処理の出力即ち最終加算結果である。図
示されているように５語から成り、下位語から順番に出
力される。

本実施例の動作は次のとおりである。まず最初！　６ユ
いヵゎうあ。ゆ、Ｄエヵヨイ。３ツ４、やヤリ−は第５
図におけるそれぞれレジスタ７２．７３に保持され、続
いて第５語から第２語の仮数部がパイプラインレジスタ
７１を経て加算器７７に入力され、レジスタ７３に保持
されているキャリーが６語ごとに加算される。この加算
のときセレクタ７６は０を選択する。キャリー加算され
た仮数部は正規化左シフタ７５に入力され仮数部の正規
化が行われる。レジスタ７２に保持されている先頭ゼロ
ピット数がこのときの左シフト数である。正規化された
仮数部は入力と同じ語順で外部へ出力される。これは第
６図中のタイミング図８４の第５語から第２語に相当す
る。

最後に第１語である指数部が入力される。この指数部は
レジスタ７１を経て加算回路７７に入力され、レジスタ
７２に保持されている先頭ゼロピット数が減算される。

インバータ７４はこの減算の為の先頭ゼロピット数の１
の補数をとるものである。値の更新された指数部は正規
化左ジッタをそのまま通過して外部へ出力される。これ
は第６図中のタイミング図８４の第１語に相当する。

第７図は第５図における正規′化左シフタ７５の実現例
である。構成と動作は前に第３図で説明した桁合せ右シ
フタと右が左に変わるだけで同じである。

第８図は第５図におけるキャリレジスタ７３の実現例で
ある。キャリーレジスタはシフトレジスタになっており
、最初の第６語の入力のとき並列にセットされ、以後続
いて仮数部の４語が入力される間１ピットづつシフトし
て仮数部の６語に加算される。

本実施例によって多重精度浮動小数加算をパイプライン
化の可能な２つの処理に分割でき、それぞれを別個のベ
クトル命令とすれば従来のスカラー演算としての多重精
度浮動小数点加算よりも遥かに高速な演算が可能になる
。

また本実施例の説明では指数部１語、仮数部４語から成
る浮動小数を想定していたが、まったく同じ回路構成、
わずかの制御手順の反更のみで４は容易である。そして
このようなパイプライン化可能な可変語長多重精度浮動
小数点加算は回路規模や入出力ビン数の制限の為、比較
的小語長に制限され、かつ高速演算を要求される集積回
路化された浮動小数点加算回路にとって好都合なもので
ある。

【図面の簡単な説明】

第１図は本発明の第１の処理の実施例を示す図、第２図
は第１の処理の動作タイミング図、第３図は第１の処理
の中の桁合わせシックの図、第４図は同じ第１の処理の
中のキャリ生成回路及び先頭ゼロビットカウンタの図、
第５図は本発明の第２の処理の実現回路例を示す図、第
６図は前記第２の処理の実現例の動作タイミング図、第
７図は第２の処理の中の正規化左シックの図、第８図は
同じく第２の処理の中のキャリーレジスタの図、第９図
は多重精度浮動小数の形式を示した図、第１０図はパイ
プライン演算に適したパイプライン演算を説明する図で
ある。 ３０１　、３０２・・・入力レジスタ。 ３０３・・・指数部比較回路、３０４，３０５・・・レ
ジスタ３０７　、３０８・・・仮数部セレクタ。 ３０９・・・指数部セレクタ。 ３１０・・・桁合わせ右シフタ、３１１・・・仮数部加
算器３１３・・・キャリー生成回路。 ３１２・・・仮数部先頭ゼロピントカウンタ。 ３１４・・・出力ゲート、　７１・・・入力レジスタ７
２・・・先頭ゼロピット数を保持するレジスタ７３・・
・キャリーレジスタ。 ７５・・・正規化左シック、７７・・・加算器７８・・
・仮数部補正右１ピットシック代理人　弁理士　則　近
　憲　佑（ほか１名）第　１　図 −１（ 第２図 第　３　図 ６− 第　４　図 第　５　図 第　６　図 第　７　図 第　８　図 １６７− 第９図 第１０図

Claims (1)

1. 【特許請求の範囲】 最上位語に指数部を含み、これに続いて仮数部を上位部
   分から順に必要な語数だけ含むような形式の複数語から
   構成される多重精度浮動小数に対する浮動小数点加算回
   路において。 １つの多重精度浮動小数点加算を、加算すべき２つの浮
   動小数を上位語から順番に入力しながら、最初に入力さ
   れる語に含まれる指数部の値に基づいて続いて入力され
   る仮数部の桁合わせを行い、セして各語独立に仮数部の
   加算を行なって中間結果として上位語から順番に出力し
   、最後に仮数部の各語の加算によって生じたキャリー出
   力と仮数部加算結果の先頭ゼロピット数とを合わせて中
   間下 結果の最末位語として出力する第１の処理手段と。 この第１の処理手段より出力された中間結果を下位語か
   ら順番に入力しながら、最初に入力される中間結果の語
   の中に含まれる仮数部の各語のキャリーを、続いて下位
   部分から入力される仮数の各語に加算し、これと同時に
   前記最初に入力される中間結果の語の中に含まれる仮数
   部の先頭ゼロピット数に基づいて前記仮数部キャリー加
   算結果の正規化シフト及び中間結果の最上位語に含ま１
   れる指数部の値の更新を行い最終加算結果として下位語
   から順番に出力する第２の処理手段とを具備したことを
   特徴とする多重精度浮動小数点加算回路。