JP3418460B2 - 倍精度除算回路および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、マイクロプロセ
ッサおよびディジタル信号処理プロセッサのための演算
実行回路に関し、より詳細には、倍精度除算を効率的に
実行するための特別な回路に関する。

【０００２】

【従来の技術】Ｎビットワード長を持つ通常のディジタ
ル信号処理プロセッサ（ＤＳＰ）においては、Ｎビット
除数による２Ｎビット被除数の単精度除数は、各命令サ
イクルの間、１商ビットを計算する計算ハードウェアに
よって支援されている。多くのＤＳＰにおいて利用され
る代表的ワード長は１６、２４および３２ビットであ
る。

【０００３】

【発明が解決しようとする課題】一般に、２Ｎビット除
数による４Ｎビット被除数の倍精度除算は、計算ハード
ウェアによっては直接に支援されず、従って、倍精度除
算は、ソフトウェア制御技術を利用して、実行されなけ
ればならないが、それらのソフトウェア制御技術は各１
商ビットの計算のために数多くの計算サイクルを必要と
するので、非常に低速なものとなっている。

【０００４】本発明の目的は、倍精度除算のための直接
ハードウェア支援を提供し、そして各商ビットの計算に
２命令サイクルの速度で倍精度除算を実行することを可
能にする技術を提供することにある。好ましい実施例に
おいて、４Ｎビット被除数を２Ｎビット除数で除算する
ことによって生じる２Ｎ商結果を計算するためには、ち
ょうど４Ｎ＋４命令サイクルを必要とする。

【０００５】

【課題を解決するための手段】要約すると、本発明は、
単精度および倍精度除算計算を効率的に実行する算術演
算実行回路（本明細書では実行装置と称する）である。
この実行装置は、各々が２Ｎデータビットを持つ値を格
納する複数のデータレジスタと、２入力ポートとその２
入力ポートで受信したデータをシフトするシフト回路を
持つ算術論理演算装置（ＡＬＵ）とを含む。実行装置
は、２Ｎビット以上のデータ経路幅を持つ少なくとも１
つのデータバスに結合され、実行装置のデータレジスタ
との間で相互にデータを転送する。

【０００６】実行装置はさらに、１商ビットＱＢおよび
次のＡＬＵ操作指令ビットＱＯＰを計算する排他的ＯＲ
（ＸＯＲ）ゲートおよびインバータゲートと、除算計算
の各命令サイクルの間に生成されたＱＯＰとＱＢビット
を格納するＱＢビットレジスタおよびＱＯＰビットレジ
スタと、そして先行の命令サイクル中に生成されたＱＢ
ビットを各命令サイクル中に出力レジスタにシフトする
ビット処理装置（ＢＰＵ）とを含む。除数および、各命
令サイクル中にＡＬＵによって生成された部分剰余値の
符号ビットからＸＯＲゲートによって計算されたＱＯＰ
ビットは、ＡＬＵが次の命令サイクル中に加算を実行す
るか、あるいは減算を実行するかを決定するためにＡＬ
Ｕによって利用される。

【０００７】

【作用】実行装置は、ＡＬＵ、ＢＰＵおよびＸＯＲゲー
トを構成して３つの別個の機能を実行することによっ
て、本明細書ではＤＩＶ＿Ａ、ＤＩＶ＿ＢおよびＤＩＶ
＿Ｃと称される３つの所定の除算命令に、応答する。Ｄ
ＩＶ＿Ａ命令は、各固定小数点除算のために実行される
第１命令であり、そしてそれによって実行装置は初期Ｑ
Ｂ値とＱＯＰ値を計算するように構成される。ＤＩＶ＿
Ｂ命令は複数回、実行されて、商の値および、適用でき
れば、剰余値を計算する。ＤＩＶ＿Ｂ命令を実行するた
びに１商ビットＱＢを計算し、そして特定のディスティ
ネーション（宛先）レジスタに、以前の除算命令サイク
ルにおいて計算された商ビットを格納する。ＤＩＶ＿Ｂ
命令を実行するたびにまた、ＱＯＰ値が計算され、その
ＱＯＰ値は、実行装置によって実行される次の命令サイ
クルにおいて実行しようとするＡＬＵ演算を決定する。

【０００８】より特定すれば、ＤＩＶ＿Ｂ命令の各実行
中に、ＡＬＵは、以前の命令サイクルにおいて計算され
たＱＯＰビット値が第１の値（例えば、１）を持つ場
合、特定の除数レジスタの値を特定の被除数レジスタに
加算し、そうでなければ、特定の被除数レジスタから特
定の除数レジスタを減算する。ＡＬＵによって計算され
た値は特定の被除数レジスタに戻され、計算値と除数の
符号ビットは排他的ＯＲされて、新たなＱＯＰ値を生成
し、そして新たなＱＢ値は、排他的ＯＲ操作により生成
された値を反転することによって生成される。生成され
たＱＯＰ値とＱＢ値は各自のビットレジスタに格納され
て、次の命令サイクルで利用される。ＤＩＶ＿Ｂ命令の
各実行中、ＢＰＵはディスティネーションレジスタの値
を、左へ１ビット、シフトし、そして先行の命令サイク
ルで計算したＱＢ値を、ディスティネーションレジスタ
の最下位ビット位置に挿入する。

【０００９】計算中の商がＮビットである場合、ＤＩＶ
＿Ｂ命令はＮ−１回実行され、そして計算中の商が２Ｎ
ビットである場合、それは２Ｎ−１回実行される。ＤＩ
Ｖ＿Ｃ命令は除算を完了するために実行される最終命令
である。ＤＩＶ＿Ｃ命令によって、ＢＰＵはディスティ
ネーションレジスタの内容を１ビットだけシフトさせ、
そして先行の命令サイクルで計算された最後の商ビット
を、商の最下位ビットに格納させる。ＤＩＶ＿Ｃ命令に
よってまた、以前のＤＩＶ＿Ｂ命令サイクルで計算され
たＱＯＰ値が「１」の値を持つ場合、ＡＬＵは除数を被
除数レジスタに加算する。Ｎビット除数によって２Ｎビ
ット被除数を除算して、Ｎビット商およびＮビット剰余
を生成するために要する命令サイクルの数はＮ＋４であ
って、１個のＤＩＶ＿Ａ命令、Ｎ−１個のＤＩＶ＿Ｂ命
令、１個のＤＩＶ＿Ｃ命令および、ＤＩＶ＿Ｂ命令が繰
返されるべき回数を特定する１個の「繰返し」命令、で
ある。ただし、この「「繰返し」命令には、普通、３命
令サイクルを要する。

【００１０】倍精度除算のため、被除数は４Ｎビットで
あり、かつ２つのデータレジスタに格納されており、除
数は２Ｎビットであり、計算中の商は２Ｎビットであ
り、そして計算中の剰余は２Ｎビットである。倍精度除
算のため、各ＤＩＶ＿ＡとＤＩＶ＿Ｂ命令の後に「桁上
げ付き循環」命令が続き、それによって被除数の下位の
２Ｎビットのうちの１ビットを、キャリビットレジスタ
へとシフトする。次いで、そのビットは、キャリビット
レジスタから、実行される次のＤＩＶ＿ＢまたはＤＩＶ
＿Ｃ命令によって、上位の被除数レジスタへとシフトさ
れる。すべての他の点に関しては、倍精度除算手順は単
精度除算手順と同じである。４Ｎビット被除数を２Ｎビ
ット除算で割って、２Ｎビット商と２Ｎビット剰余を生
成するのに要する計算命令サイクルの数は、４Ｎ＋４で
ある。すなわち、１ＤＩＶ＿Ａと１初期循環命令、繰返
したＤＩＶ＿Ｂと循環命令のために４Ｎ−２、１ＤＩＶ
＿Ｃ命令、そしてＤＩＶ＿Ｂおよび循環命令を繰返すた
めの回数を特定する１「繰返し」命令である。ただし、
この「繰返し」命令には、普通、３命令サイクルを要す
る。

【００１１】本発明のその他の目的および特徴は、以下
の詳細な説明および添付の特許請求の範囲を図面に関連
して読むことにより、一層容易に明らかになるであろ
う。

【００１２】

【実施例】

実行装置のアーキテクチャ 図１は、除算を支援する特定回路を除いた、本発明の好
ましい実施例において利用される演算実行装置１７００
を示す。好ましい実施例の演算実行装置１７００は、平
行なＸとＹデータバス１１０２、１１０４を持つディジ
タル信号処理プロセッサで実現されている。好ましい実
施例において、ＸとＹのデータバスはそれぞれ、２４ビ
ット幅であり、従って”Ｎ”は２４である。２つの他の
好ましい実施例では、Ｎはそれぞれ１６と３２である。

【００１３】１セットを構成する８個のレジスタ１７０
２〜１７０９は、算術計算のソースとディスティネーシ
ョン（宛先）として利用される。８レジスタは分割さ
れ、かつｘｄ０、ｘｄ１、ｙｄ０、ｙｄ１、ａ０、ａ
１、ｍ０およびｍ１と表記されている。各レジスタは５
６ビット幅であり、２４下位ビット、２４上位ビットお
よび８ガードビットを含む。ＸバスとＹバス間のデータ
転送に対して、８個のレジスタはそれぞれ、３個のサブ
レジスタとしてアクセスされる。例えば、ｘｄ０レジス
タ１７０２はレジスタｘｄ０ｇ１７０２（ａ）、ｘｄ０
ｈ１７０２（ｂ）およびｘｄ０１１７０２（ｃ）から成
っている。

【００１４】シフト値レジスタ１７２０と１７２２は、
ＡＬＵの入力シフタ１７５２および出力シフタ１７５３
と関連して利用されるべきシフト制御値を格納するため
の５ビットレジスタである。条件コードレジスタ（ｃｃ
ｒ）１６７４は、所定のＡＬＵとＢＰＵ操作が実行され
た後に存在する種々の条件を表す８条件コード値（Ｃ、
Ｖ、Ｎ、Ｚ、ＧＣ、ＶＲ、ＱＢおよびＱＯＰ）を格納す
る。条件コードレジスタ１６７４は８つの個別ビットレ
ジスタ１６７４−０から１６７４−７を含んでいる。
Ｃ、ＱＢ、およびＱＯＰ条件コード値の利用法は、以下
に、より詳細に説明する。

【００１５】実行装置１７００の主要機能要素は算術論
理演算装置（ＡＬＵ）１７１２、ビット処理装置（ＢＰ
Ｕ）１７１４、および乗算装置（ＭＵ）１７１６であ
る。

【００１６】ローカル実行装置（ＥＸＵ）コントローラ
１７５０はソース制御信号を生成し、それは、ＡＬＵＳ
ＲＣＡ、ＡＬＵＳＲＣＢ、ＭＵ／ＢＰＵＳＲＣＡおよび
ＭＵ／ＢＰＵＳＲＣＢ信号に応答して、セレクタ１７３
０〜１７３２に与えられる。

【００１７】ＡＬＵＳＲＣＡ信号に対して、ローカル実
行装置（ＥＸＵ）コントローラ１７５０によって生成し
たソース制御信号はセレクタ１７３０〜１７３２を制御
して、５６ビット内部バス１７３４上に、ＡＬＵＳＲＣ
Ａ信号によって指定された１セットのレジスタ１７０２
〜１７０９（ｘｄ０−ｍ１）のいずれかによって格納さ
れた５６ビットのデータを出力させる。

【００１８】ＡＬＵＳＲＣＢ信号に対して、これらの制
御信号はセレクタ１７３０〜１７３２を制御して、５６
ビット内部バス１７３５上に、ＡＬＵＳＲＣＢ信号によ
って指定された１セットのレジスタ１７０２〜１７０９
（ｘｄ０−ｍ１）のいずれかによって格納された５６ビ
ットのデータを出力させる。

【００１９】ＭＵ／ＢＰＵＳＲＣＡ信号に対して、これ
らの制御信号はセレクタ１７３０〜１７３２を制御し
て、５６ビット内部バス１７３６上に、ＭＵ／ＢＰＵＳ
ＲＣＡ信号によって指定された１セットのレジスタ１７
０２〜１７０９（ｘｄ０−ｍ１）のいずれかによって格
納された５６ビットのデータを出力させる。そして最後
に、ＭＵ／ＢＰＵＳＲＣＢ信号に対して、これらの制御
信号はセレクタ１７３０〜１７３２を制御して、５６ビ
ット内部バス１７３７上に、ＭＵ／ＢＰＵＳＲＣＢ信号
によって指定された１セットのレジスタ１７０２〜１７
０９（ｘｄ０−ｍ１）のいずれかによって格納された５
６ビットのデータを出力させる。

【００２０】ローカル実行装置（ＥＸＵ）コントローラ
１７５０はまた、ディスティネーション制御信号を生成
し、それは、ＡＬＵＤＳＴおよびＭＵ／ＢＰＵＤＳＴ信
号に応答して、セレクタ１７３８〜１７４０に与えられ
る。ＡＬＵＤＳＴ信号に対して、ローカル実行装置（Ｅ
ＸＵ）コントローラ１７５０によって生成された制御信
号はセレクタ１７３８〜１７４０を制御して、５６ビッ
トデータを、５６ビットＡＬＵＤＳＴバス１７４２か
ら、ＡＬＵＤＳＴ信号によって指定された１セットのレ
ジスタ１７０２〜１７０９（ｘｄ０−ｍ１）のいずれか
に入力させる。ＭＵ／ＢＰＵＤＳＴ信号に対して、ロー
カル実行装置（ＥＸＵ）コントローラ１７５０によって
生成された制御信号はセレクタ１７３８〜１７４０を制
御して、５６ビットデータを、５６ビットＭＵ／ＢＰＵ
ＤＳＴバス１７４４から、ＭＵ／ＢＰＵＤＳＴ信号によ
って指定された１セットのレジスタ１７０２〜１７０９
（ｘｄ０−ｍ１）のいずれかに入力させる。

【００２１】実行装置（ＥＸＵ）１７００は、単一ＡＬ
Ｕ、ＢＰＵあるいはＭＵ操作、並列ＡＬＵおよびＢＰＵ
操作（たとえば除算操作）、および並列ＡＬＵおよびＭ
Ｕ操作を実行するように設計されている。さらに、この
構造は、各ＡＬＵ、ＢＰＵあるいはＭＵ操作に対して２
つまでのソースレジスタと個別ディスティネーションレ
ジスタを与えるように設計されている。その上、８個の
レジスタ１７０２〜１７０９（ｘｄ０−ｍｄ１）の各々
は、ＡＬＵ１７１２、ＢＰＵ１７１４あるいはＭＵ１７
１６による操作に対する第１ソース（Ａ）、第２ソース
（Ｂ）あるいはディスティネーションになることができ
る。

【００２２】各命令サイクル中、実行装置１７００によ
って実行されることになっている操作は、ここでは図示
されていないＤＳＰの命令デコーダとプログラム制御論
理およびデコーダ回路１６００（図２参照）から受信し
た信号によって特定される。受信した制御信号には次の
ものが含まれる。すなわち、（ａ）５ビットＡＬＵおよ
びＢＰＵ操作（ＡＬＵ／ＢＰＵＯＰ）信号、（ｂ）３ビ
ットＡＬＵシフト機能（ＡＬＵＳＨＦＴ）信号、（ｃ）
１ビット桁上げ付き加算または借り付き減算（ＡＤＤＷ
Ｃ／ＳＵＢＷＢ）信号、（ｄ）１ビット即値データ許可
あるいはＡＬＵソースＢ許可（ＩＭＭＤＥ／ＳＲＣＢ
Ｅ）信号、（ｅ）１ビット整数または固定小数点数算術
演算（ＩＮＴＥＧ／ＦＲＡＣ）信号、および（ｆ）１ビ
ットＡＬＵ／ＢＰＵディスティネーション更新許可およ
び抑止（ＤＳＴＥ／ＤＳＴＤ）信号である。

【００２３】ＡＬＵ／ＢＰＵＯＰ信号は、ＡＬＵ１７１
２およびＢＰＵ１７１４によって実行しようとする操作
を特定する。ＡＬＵＳＨＦＴ信号は、ＡＬＵの入力シフ
タ１７５２および出力シフタ１７５３によって実行しよ
うとするシフト機能を特定する。ＡＤＤＷＣ／ＳＵＢＷ
Ｂ信号は、使用可能（イネーブル）になると、ＡＬＵ１
７１２に対し、桁上げまたは借りの付いた、ＡＬＵ／Ｂ
ＰＵＯＰ信号によって定義された加算または減算を実行
するように命令する。ＩＭＭＤＥ／ＳＲＣＢＥ信号は、
ＡＬＵ１７１２がバス１６９８からの即値データをオペ
ランドソースとして利用するよう制御するためのもので
ある。ＩＮＴＥＧ／ＦＲＡＣ信号は、ＡＬＵ１７１２が
ＡＬＵ／ＢＰＵＯＰ信号によって定義されたＡＬＵ操作
に対して整数または固定小数点数算術を利用するよう制
御するためである。ＤＳＴＥ／ＤＳＴＤ信号は、ＡＬＵ
ＤＳＴ信号によって指定されたディスティネーションレ
ジスタが、操作のためにＡＬＵ１７１２によって生成さ
れた結果を格納する（ＤＳＴＥ）あるいは格納しない
（ＤＳＴＤ）よう制御するためである。

【００２４】ローカル実行装置（ＥＸＵ）コントローラ
１７５０は、シフト制御信号を生成し、それはＡＬＵＳ
ＨＦＴ信号に応答して、ＡＬＵ１７１２およびセレクタ
１７４６に与えられる。セレクタ１７４６によって受信
されたシフト制御信号はセレクタ１７４６を制御して、
シフトレジスタ１７２０または１７２２（ｓｈａとｓｈ
ｂ）の１つによって格納されるシフトコードを、ＡＬＵ
１７１２のソースＢの入力シフタ１７５２またはＡＬＵ
１７１２の出力シフタ１７５３に与える。

【００２５】ローカル実行装置（ＥＸＵ）コントローラ
１７５０はデータ転送制御信号を生成し、それはＸＲＳ
ＥＬ、ＹＲＳＥＬ、ＸＤＢＵＳＯＰおよびＹＤＢＵＳＯ
Ｐ信号に応答して、セレクタ１７３０〜１７３２および
１７３８〜１７４０に与えられる。ＸＤＢＵＳＯＰ信号
は、データがデータメモリ（図示されていない）に格納
されるあるいは押込まれることになることを表示するこ
とができる。この場合、そしてＸＲＳＥＬ信号が、デー
タレジスタ１７０２（ａ）−１７０９（ｃ）（ｘｄ０ｇ
−ｍ１Ｉ）の１つを、データメモリに格納しようとする
データのソースとして特定する場合には、ローカル実行
装置（ＥＸＵ）コントローラ１７５０は制御信号を生成
し、それは適切なセレクタ１７３０、１７３１、１７３
２、または１７４６に送信されて、そのセレクタを制御
して、Ｘデータバス１１０２上に、ＸＲＳＥＬ信号によ
って指定されたレジスタのいずれかによって格納された
データを出力させる。

【００２６】ＸＤＢＵＳＯＰ信号はまた、データがデー
タメモリからレジスタにロードされることになるのか、
あるいは即値データがレジスタにロードされることにな
るのかを表示することができる。その場合、ＸＲＳＥＬ
信号は、レジスタ１７０２（ａ）−１７０９（ｘｄ０ｇ
−ｍ１Ｉ）の１つ、あるいはレジスタ１７２０と１７２
２（ｓｈａとｓｈｂ）の１つを、データ転送のディステ
ィネーションとして特定し、そしてローカル実行装置
（ＥＸＵ）コントローラ１７５０は制御信号を生成し、
それは適切なセレクタ１７３８、１７３９、１７４０あ
るいは１７４８に送信されて、そのセレクタを制御し
て、データを、Ｘデータバス１１０２から、ＸＲＳＥＬ
信号によって指定されたレジスタのいずれかに入力させ
る。

【００２７】ＹＤＢＵＳＯＰ信号およびＹＲＳＥＬ信号
はデコードされ、そして、ＹＤＢＵＳＯＰ信号とＹＲＳ
ＥＬ信号によって制御されたデータ転送がＹデータバス
１１０４を介して送信されることを除いて、ＸＤＢＵＳ
ＯＰおよびＸＲＳＥＬ信号に対して上で述べたとほぼ同
じように、ローカル実行装置（ＥＸＵ）コントローラ１
７５０によって利用される。

【００２８】ＸＤＢＵＳＯＰ信号が、データが１つのレ
ジスタから他のレジスタへ移動しようとしていることを
表示し、またＸＲＳＥＬ信号がデータレジスタ１７０２
（ａ）〜１７０９（ｃ）（ｘｄ０ｇ−ｍ１Ｉ）の１つを
特定する場合には、ローカル実行装置（ＥＸＵ）コント
ローラ１７５０は制御信号を生成し、それは適切なセレ
クタ１７３０、１７３１あるいは１７３２に送信され
て、そのセレクタを制御してデータを、ＸＲＳＥＬ信号
によって指定されたデータレジスタ１７０２（ａ）〜１
７０９（ｃ）（ｘｄ０ｇ−ｍ１Ｉ）のいずれかからＸデ
ータバス１１０２上に出力させる。さらに、この場合、
ＹＲＳＥＬ信号がデータレジスタ１７０２（ａ）〜１７
０９（ｃ）（ｘｄ０ｇ−ｍ１Ｉ）の１つを特定する場合
には、ローカル実行装置（ＥＸＵ）コントローラ１７５
０は制御信号を生成し、それは適切なセレクタ１７３
８、１７３９あるいは１７４０に送信されて、そのセレ
クタを制御して、データをＸデータバス１１０２から、
ＹＲＳＥＬ信号によって指定されたレジスタのいずれか
に入力させる。

【００２９】ローカル実行装置（ＥＸＵ）コントローラ
１７５０はまた、クロック信号ＣＫ０とＣＫ１を受信す
る。これらの信号はローカル実行装置（ＥＸＵ）コント
ローラ１７５０によって、上述の制御信号を生成する際
のタイミング適正化に利用される。

【００３０】ローカル実行装置（ＥＸＵ）コントローラ
１７５０はまた、ＣＡＮＣＥＬ信号を受信することがで
きる。この信号に応答して、コントローラ１７５０は、
データレジスタ１７０２（ａ）−１７０９（ｃ）および
シフト制御レジスタ１７２０と１７２２（ｓｈａとｓｈ
ｂ）を、セレクタ１７３８−１７４０または１７４８を
介して、Ｘデータバス１１０２、Ｙデータバス１１０
４、内部ＡＬＵＤＳＴバス１７４２、または内部ＭＵ／
ＢＰＵＤＳＴバス１７４４から受信したいずれのデータ
も格納しないように制御する制御信号を生成する。

【００３１】さらに、ローカル実行装置（ＥＸＵ）コン
トローラ１７５０はＳＴＡＬＬ信号を受信することがで
きる。この信号を受信する場合、コントローラ１７５０
はデータレジスタ１７０２（ａ）−１７０９（ｃ）およ
びシフト制御レジスタ１７２０と１７２２（ｓｈａとｓ
ｈｂ）を、セレクタ１７３８〜１７４０または１７４８
を介して、Ｘデータバス１１０２、Ｙデータバス１１０
４、内部ＡＬＵＤＳＴバス１７４２または内部ＭＵ／Ｂ
ＰＵＤＳＴバス１７４４から受信したいずれのデータも
格納しないように制御する制御信号を生成する。

【００３２】ＭＵＯＰ信号は、もしあれば、乗算装置
（ＭＵ）１７１６によって実行しようとする操作を特定
するためのものである。ＭＵ／ＢＰＵＳＲＣＡ、ＭＵ／
ＢＰＵＳＲＣＢ、およびＭＵ／ＢＰＵＤＳＴ信号は、デ
ータレジスタ１７０２〜１７０９の選択された１つを、
ＭＵあるいはＢＰＵ操作に対するソースまたはディステ
ィネーションとして動作するよう制御するためのもので
ある。

【００３３】除算実行論理 図２は、除算を実行するために利用される、実行装置１
７００の部分を示す図である。各除算操作に対するソー
スおよびディスティネーションレジスタ１７０２〜１７
０９は除算操作に対して５６ビット値としてアクセスさ
れる。データレジスタに対する３つの入力セレクタ１７
３８、１７３９および１７４０は、図２では入力セレク
タ１７３８’として示され、そしてデータレジスタに対
する３つの出力セレクタ１７３０、１７３１および１７
３２は、図２では、出力セレクタ１７３０’として示さ
れている。

【００３４】除算用に構成される場合、ＡＬＵ１７１２
はＡとＢの両入力シフタ１７５２と１９６０を有してい
て、出力シフタは使用しない。Ａ入力シフタは、除算操
作では、「桁上げ付き左シフト」操作を実行するのに利
用される。キャリ（ｃ）条件コードレジスタ１６７４−
０はＡ入力シフタ１９６０に結合されており、従ってレ
ジスタ１６７４−０のキャリ（ｃ）ビット値は、ローカ
ル実行装置（ＥＸＵ）コントローラ１７５０の制御によ
って、ＡＬＵのＡ入力値の最下位ビット位置にシフトす
ることができる。

【００３５】ＱＢおよびＱＯＰレジスタ１６７４−６お
よび１６７４−７に格納しようとするビット値を生成す
るのに利用される回路は、次の通りである。排他的ＯＲ
（ＸＯＲ）ゲート１９６１は、内部バス１７３４と１７
３５からＡＬＵへのＡとＢ入力の符号ビットを、それぞ
れ、排他的ＯＲする。ＸＯＲゲート１９６１からの出力
は、ＡＮＤゲート１９６２によって第１ＡＬＵ制御信号
ＤＩＶ＿ＡとＡＮＤされるが、それは所定の”ＤＩＶ＿
Ａ”命令が実行されている場合にのみ、イネーブル（可
能）である。第２ＸＯＲゲート１９６３は、ＡＬＵのＢ
入力（データバス１７３５上の）およびＡＬＵの出力
（データバス１７４２上の）の符号ビットを排他的ＯＲ
し、そしてＸＯＲゲート１９６３の出力は、ＡＮＤゲー
ト１９６４によって第２ＡＬＵ制御信号ＤＩＶ＿ＢとＡ
ＮＤされるが、それは所定の”ＤＩＶ＿Ｂ”命令が実行
されている場合にのみ、イネーブル（可能）である。イ
ンバータ１９６５は、ＸＯＲゲート１９６３およびＡＮ
Ｄゲート１９６４によって生成された信号を反転する。
各５６ビット値の「符号ビット」は、ここでは、その値
のビット４７であると定義されており、ビット０は最下
位ビットであり、そしてビット５５は最上位ビットであ
る。

【００３６】第１マルチプレクサ１９６６はＡ、Ｂ、Ｃ
と表記される３入力ポートを持っている。第１マルチプ
レクサ１９６６のＡ、ＢおよびＣ入力ポートは、それぞ
れ、”０”ビット信号、ＸＯＲゲート１９６１出力およ
び反転ＸＯＲゲート１９６３出力に結合されている。第
２マチルプレクサ１９６７のＡ、ＢおよびＣ入力ポート
は、それぞれ、”０”ビット信号、ＸＯＲゲート１９６
１出力およびＸＯＲゲート１９６３出力に結合してい
る。

【００３７】ローカル実行装置（ＥＸＵ）コントローラ
１７５０からの制御信号によって、第１と第２のマチル
プレクサ１９６６と１９６７は、（Ａ）実行装置１７０
０がＤＩＶ＿Ａ命令を実行する場合にそのＡ入力ポート
上の信号を、（Ｂ）実行装置がＤＩＶ＿Ｂ命令を実行す
る場合にそのＢ入力ポート上の信号を、そして（Ｃ）実
行装置がＤＩＶ＿Ｃ命令を実行する場合にそのＣ入力ポ
ート上の信号を、通過させることができる。第１マルチ
プレクサ１９６６の出力はＱＢレジスタ１６７４−６に
格納され、そして第２マルチプレクサ１９６７の出力は
ＱＯＰレジスタ１６７４−７に格納される。

【００３８】ＱＯＰレジスタ１６７４−７に格納された
値は、ＡＬＵが所定の除算操作、ここではＤＩＶ＿Ｂ命
令あるいは操作と称される、を実行する場合に、ＡＬＵ
は加算操作をするかあるいは減算操作をするかを決定す
るのに利用される。より特定すれば、ＱＯＰ値が真であ
る場合、ＡＬＵのＢ入力はＡＬＵのＡ入力に加算されて
出力値を生成し、ＱＯＰ値が偽である場合、ＡＬＵのＢ
入力はＡＬＵのＡ入力から減算されて出力値を生成す
る。ＡＬＵがＤＩＶ＿Ｃ操作を実行する場合、ＱＯＰレ
ジスタ値は、ＡＬＵが、（１）ＡＬＵのＢ入力を１ビッ
トだけシフトして、それをＡ入力に加算して出力値を生
成する（ＱＯＰが真である場合）か、あるいは（２）Ａ
入力を出力する（ＱＯＰが偽である場合）かを判定す
る。

【００３９】ＱＢレジスタ１６７４−６はＢＰＵ１７１
４に結合され、そしてＢＰＵがＡＬＵと連絡して、ＤＩ
Ｖ＿ＢおよびＤＩＶ＿Ｃ命令を実行する場合、ＢＰＵ１
７１４によってＢＰＵの出力の最下位ビット位置にシフ
トされる。

【００４０】操作の理論 正の数に対する除算操作 この好ましい実施例の除算機能は非回復型技術を利用し
ており、それは本節の説明では、除算操作の実行前に被
除数値が中に格納されているソースレジスタの内容が、
除算操作によって変更されることを意味する。本発明の
除算技術について、先ず、被除数、除数、商および剰余
がすべて正である場合を説明する。次に、正および負の
数を利用する場合の除算技術について説明する。

【００４１】図３は、正の被除数が正の除数で除算され
る単純な例を示す。この実施例において、両方の数は２
進表現フォーマットで示されており、そして被除数は６
ビット、除数は３ビット長である。従って、この実施例
の目的に対して、３ビットのワード長、Ｎが使用され、
そして除算の結果は３ビットの商および３ビットの剰余
になるであろう。被除数および除数が小数値を表す正規
化された固定小数点数であると想定する場合、この実施
例の被除数値は、０．６８７５であり、そして除数は
０．７５である。従って、除数手順によって生成した商
および剰余は、それぞれ、０．７５および０．１２５に
なるはずである。

【００４２】第１命令サイクルでは、３ビットの除数が
６ビットの被除数の３最上位ビットから減算される。こ
の減算は、除数の２の補数を被除数に加算することによ
って実行される。部分剰余と称され、ここではＰＲ
（１）と表記される結果は、”１１１１１０”であり、
これは負である。このことは、除数（０．７５）が被除
数（０．６８７５）より大きく、そして商は１より小さ
いので、商Ｑの最上位ビットは”０”であることを意味
する。次の命令サイクルでは、部分剰余の符号ビットは
反転され、そして結果のゼロビットは、ここではＱと称
されるディスティネーションレジスタに格納される。

【００４３】次に、第２命令サイクルでは、先行の命令
サイクルからの部分剰余ＰＲ（１）が１ビット左方にシ
フトされ、そしてこのシフトされた部分剰余の３最上位
ビットに除数が加算される。この操作は、１ビット右シ
フト除数（除数値の半分、０．３７５）を、シフトして
ない剰余（−０．０６２５）に加算することと同等であ
るのに注目されたい。すなわち、結果の次の部分剰余
は、被除数（０．６８７５）から除数の半分（０．３７
５）を減算することによって得た量に等しい。これは正
の値（０．３１２５）であるので、商Ｑの次のビット
は”１”である。次の命令サイクルでは、部分剰余の符
号ビットが反転され、そして結果の”１”ビットがディ
スティネーションレジスタＱに格納される。

【００４４】第３命令サイクルでは、先の命令サイクル
からの部分剰余ＰＲ（２）は左に１ビットシフトされ、
そしてこのシフトされた部分剰余の３最上位ビットから
除数が減算される。結果の部分剰余は正（０．１２５）
であるので、商の最下位ビットは”１”である。次の命
令サイクルでは、部分剰余の符号ビットが反転され、そ
して結果の”１”ビットがディスティネーションレジス
タＱに格納される。

【００４５】このように、期待商０１１（０．７５）が
得られ、そして期待剰余１００は最終計算剰余値を左へ
１ビットシフトすることによって得られる。

【００４６】２Ｎビットの被除数をＮビットの除数で除
算することに関して上述した手順は、次の疑似コード手
順によって表すことができる。

【００４７】２Ｎ／Ｎ正数除算手順のための疑似コード １） ２Ｎビット被除数のＮ最上位ビットからＮビット
除数を減算して、第１部分剰余ＰＲ（１）を生成する。

【００４８】ＰＲ（１）＞０であれば｛商Ｑの最上位ビ
ットを１にセット｝ そうでなければ｛商Ｑの最上位ビットを０にセット｝ ２） 下記をｉ＝１からＮ−１までの間についてＮ−１
回繰返す： ＰＲ（ｉ）≧０であれば｛ＰＲ（ｉ）を左に１ビットシ
フトし、シフトされた部分剰余のＮ最上位ビットからＮ
ビット除数を減算してＰＲ（ｉ＋１）を生成する。

【００４９】ＰＲ（ｉ＋１）＞０であれば｛Ｑの次の最
上位ビット＝１にセット｝ そうでなければ｛Ｑの次の最上位ビット＝０にセッ
ト｝｝ そうでなければ｛ ／＊ＰＲ（ｉ）＜０＊／ＰＲ（ｉ）
を左に１ビットシフトし、シフトされた部分剰余のＮ最
上位ビットにＮビット除数を加算してＰＲ（ｉ＋１）を
生成する。

【００５０】ＰＲ（ｉ＋１）＞０であれば｛Ｑの次の最
上位ビット＝１にセット｝ そうでなければ｛Ｑの次の最上位ビット＝０にセッ
ト｝｝ ３） ＰＲ（Ｎ）≧０であれば｛ＰＲ（Ｎ）を左に１ビ
ットシフト。除算操作の剰余値はシフトされたＰＲ
（Ｎ）のＮ最上位ビットと等しい。

【００５１】｝ そうでなければ｛ ／＊ＰＲ（Ｎ）＜０＊／ＰＲ（Ｎ）
を左に１ビットシフトし、除数を左に１ビットシフト
し、そして１ビット左シフトＮビット除数をシフト部分
剰余のＮ最上位ビットに加算。結果値のＮ最上位ビット
は除算操作の剰余値として出力される。

【００５２】｝ 符号付き数に対する除算操作 上述の除算手順を拡張して符号付き数を取扱うことは、
比較的容易である。拡張除算手順は、部分剰余の絶対値
が除数の絶対値より小さくなるまで、手順の各段階で部
分剰余の絶対値を低減する。下記の説明では、すべての
被除数、除数、商および剰余は、２の補数になってい
る。被除数と除数の両者は正あるいは負であり得るの
で、除算に対して符号付き値の４つの可能な組合わせが
ある。

【００５３】除数が正である場合を考えてみる。部分剰
余ＰＲ（ｉ＋１）は、除算手順の各段階で、先行部分剰
余ＰＲ（ｉ）に除数を加算する、あるいは先行部分剰余
ＰＲ（ｉ）から除数を減算することによって生成され
る。決定すべきことは、（１）この段階から得られる商
ビットＱ（ｉ＋１）は何か、および（２）ＰＲ（ｉ＋
２）を生成するための次の操作は何か、ということであ
る。被除数が正である場合、これら２質問に対する答え
は、本明細書の前節で解答されている。すなわち、ＰＲ
（ｉ＋１）が正であれば、Ｑ（ｉ＋１）＝１であり、ま
た次の操作は減算である；そしてＰＲ（ｉ＋１）が負で
あれば、Ｑ（ｉ＋１）＝０であり、また次の操作は加算
である。

【００５４】被除数が負で、除数が正である場合、生成
される商ビットおよび次のＡＬＵ操作は下記のように決
定される。部分剰余ＰＲ（ｉ＋１）が負であれば、Ｑ
（ｉ＋１）＝０、そして次の操作は加算であって、正の
除数を加算することによって負の部分剰余ＰＲ（ｉ＋
１）の絶対値を低減する。部分剰余ＰＲ（ｉ＋１）が正
であれば、Ｑ（ｉ＋１）＝１、そして次の操作は減算で
あって、正の除数を減算することによって負の部分剰余
ＰＲ（ｉ＋１）の絶対値を低減する。

【００５５】次に、除数が負で、被除数が正である場合
を考えてみる。部分剰余ＰＲ（ｉ＋１）が正であれば、
部分剰余の絶対値を低減するための次の操作は加算であ
り、なぜならば、負の数を正の剰余に加算することによ
って部分剰余の絶対値を低減するからで、そして次の商
ビットＱ（ｉ＋１）＝０である。部分剰余ＰＲ（ｉ＋
１）が負であれば、部分剰余の絶対値を低減するための
次の操作は減算であり、なぜならば、負の剰余から負の
数を減算することによって部分剰余の絶対値を低減する
からで、そして次の商ビットＱ（ｉ＋１）＝１である。

【００５６】除数および被除数の両者が負である場合、
部分剰余ＰＲ（ｉ＋１）が正であれば、部分剰余の絶対
値を低減するための次の操作は加算であり、なぜなら
ば、負の数を正の剰余に加算することによって部分剰余
の絶対値を低減するからで、そして次の商ビットＱ（ｉ
＋１）＝０である。部分剰余ＰＲ（ｉ＋１）が負であれ
ば、部分剰余の絶対値を低減するための次の操作は減算
であり、なぜならば、負の剰余から負の数を減算するこ
とによって部分剰余の絶対値を低減するからで、そして
次の商ビットＱ（ｉ＋１）＝１である。

【００５７】

【表１】

【００５８】表１は上記の説明を要約している。表１を
詳細に見ると、商ビットＱ（ｉ＋１）および次の操作
は、除数の符号ビットおよび部分剰余ＰＲ（ｉ＋１）の
符号ビットによってのみ決定されており、そして被除数
の符号ビットはこれらの決定には無関係であることが理
解される。

【００５９】

【表２】

【００６０】表２は、被除数符号ビット欄を取除き、そ
して減算を”０”で、加算を”１”で表すことによっ
て、表１から得られる。表２は、除数および部分剰余Ｐ
Ｒ（ｉ＋１）の符号ビットに対して排他的−ＮＯＲを実
行することによって、Ｑ（ｉ＋１）が得られることを示
す。実行しようとする次の操作はＱ（ｉ＋１）の反転に
よって特定される。

【００６１】２Ｎビットの符号付き被除数をＮビットの
符号付き除数で除算する上述の手順は、次の疑似コード
手順によって表すことができる。

【００６２】２Ｎ／Ｎ符号付き数の除算手順のための疑
似コード １） 除数の符号ビットおよび被除数の符号ビットの排
他的ＯＲを計算し、そして結果値を商の最上位ビットお
よびここではＱＯＰと称するフラグに割当てる。

【００６３】ＱＯＰ（１）＝Ｑ（１）＝ＸＯＲ （除数の符号ビット、被除数の符号ビット） ＰＲ（１）＝被除数 ２） ｉ＝１からＮ−１の間について、Ｎ−１回、下記
を繰返す： ＱＯＰ（ｉ）＝０であれば｛ＰＲ（ｉ）を左に１ビット
シフトし、そしてシフトされた部分剰余のＮ最上位ビッ
トからＮビット除数を減算してＰＲ（ｉ＋１）を生成す
る。

【００６４】｝ そうでなければ｛ ／＊ＱＯＰ（ｉ）＝１＊／ＰＲ
（ｉ）を左に１ビットシフトし、そしてシフトされた部
分剰余のＮ最上位ビットにＮビット除数を加算して、Ｐ
Ｒ（ｉ＋１）を生成する。

【００６５】｝ Ｑ（ｉ＋１）＝ＸＯＲ（除数の符号ビット、ＰＲ（ｉ＋
１）の符号ビット） ＱＯＰ＝〜Ｑ（ｉ＋１） ３） ＱＯＰ（Ｎ）＝０であれば｛ＰＲ（Ｎ）を左に１
ビットシフト。除算操作の剰余値はシフトＰＲ（Ｎ）の
Ｎ最上位ビットである。

【００６６】｝ そうでなければ｛ ／＊ＱＯＰ（Ｎ）＝１＊／ＰＲ
（Ｎ）を左に１ビットシフトし、除数を左に１ビットシ
フトし、そしてシフトされた部分剰余のＮ最上位ビット
に１ビットシフトＮビット除数を加算。結果値のＮ最上
位ビットは除算操作の剰余値として出力される。

【００６７】｝ 図４は、６ビットの負の被除数が正の３ビット除数によ
って除算される実施例を示す。上述の除算手順がこの実
施例でも利用されている。この実施例での被除数は−
０．６８７５（１０１０１０）であり、そして０．７５
（０１１）で除算される。従って、除算手順によって生
じる商および剰余は、それぞれ、−１（１００）および
０．０６２５（００００１０）になるはずである。

【００６８】第１命令サイクルでは、被除数と除数の符
号ビットの排他的ＯＲが計算される。結果は値１であっ
て、商は負であることを表す。この結果はＱＯＰフラグ
レジスタに格納されて、正の除数を加算することによっ
て除算された負の絶対値を低減するため、次の操作は加
算であることを表す。ＸＯＲ計算（１）の結果もまた、
次の命令サイクルの開始時に、商の最上位ビットＱ
（１）に格納される。

【００６９】第２命令サイクルでは、被除数ＰＲ（１）
は左に１ビットシフトされる。ＱＯＰは１であるので、
除数はシフトＰＲ（１）値の３最上位ビットに加算され
る。結果のＰＲ（２）は負（１０１１００）である。次
に、ＰＲ（２）と除数の符号ビットの排他的ＯＲが計算
される。結果は値１であり、これは次の操作は加算であ
ることを表す。従って、ＸＯＲ計算の結果はＱＯＰフラ
グレジスタに格納されて、次の計算サイクルで実行され
る操作は加算になることを表示し、そしてＸＯＲ例算結
果の逆が商の次のビットＱ（２）に格納される。

【００７０】第３命令サイクルでは、部分剰余ＰＲ
（２）は左へ１ビットシフトされる。ＱＯＰは１である
ので、除数はシフトＰＲ（２）値の３最上位ビットに加
算される。結果のＰＲ（３）は１１００００の値を持っ
ており、これは負である。次に、ＰＲ（３）と除数の符
号ビットの排他的ＯＲが計算される。結果は値１であ
り、これは次の操作は加算であることを表す。ＸＯＲ計
算の結果はＱＯＰフラグレジスタに格納されて、最後の
計算サイクルで実行しようとする操作は加算になること
を表示し、そしてＸＯＲ例算結果の逆は商の次のビット
Ｑ（３）に格納される。生成される３ビットの商は、期
待通り、−１（１００）である。

【００７１】第４命令サイクルでは、部分剰余ＰＲ
（３）が左へ１ビットシフトされる。ＱＯＰは１である
ので、１ビット左シフト除数はシフトＰＲ（３）値の２
最上位ビットに加算される。結果（０１００００）の３
最上位ビットは期待剰余（０１０）であり、それは００
００１０の最下位ビットである（それは０．０６２５で
ある）。

【００７２】符号付き２Ｎビット被除数、除数および商
に対する除算操作 これまでの説明で、被除数が２Ｎビット長であり、かつ
除数、商および剰余がすべてＮビット長である除算を実
行する方法を述べてきた。

【００７３】被除数、除数および商がすべて２Ｎビット
長である除算は、被除数と除数の精度と同じ精度が商に
とって必要とされる場合に、有用である。この除算中、
被除数は、最下位２Ｎビットがすべて０である４Ｎビッ
ト値として扱われる。これは、各ＤＩＶ＿ＢおよびＤＩ
Ｖ＿Ｃ操作中、０ビットをキャリ（桁上げ）レジスタか
ら被除数の最下位ビット位置にシフトすることによって
達成される。被除数レジスタにおける結果の２Ｎビット
剰余値は実際は４Ｎビット値であり、そこでは上位の２
Ｎビットは０であり、そして下位の２Ｎビットは被除数
レジスタに残された剰余値である。多くのディジタル信
号処理の利用例において、２Ｎ／２Ｎ除算手順によって
生成された剰余値は、非常に小さいので無意味であると
考えられ、従って切捨てられるであろう。

【００７４】２Ｎビットの符号付き被除数を２Ｎビット
の符号付き除数で除算する上述の手順は、下記の擬似コ
ード手順によって表すことができる。

【００７５】２Ｎ／２Ｎ符号付き数除算手順のための擬
似コード １） 除数の符号ビットおよび被除数の符号ビットの排
他的ＯＲを計算し、そして結果値を商の最上位ビットお
よびここではＱＯＰと称するフラグに割当てる。

【００７６】ＱＯＰ（１）＝Ｑ（１）＝ＸＯＲ（除数の
符号ビット、被除数の符号ビット） ＰＲ（１）＝被除数 ２） 下記をｉ＝１から２Ｎ−１までの間、２Ｎ−１回
繰返す： ＱＯＰ（ｉ）＝０であれば｛ＰＲ（ｉ）を左へ１ビット
シフトし、そして２Ｎビット長シフト部分剰余から２Ｎ
ビット除数を減算してＰＲ（ｉ＋１）を生成。

【００７７】｝ そうでなければ｛ ／＊ＱＯＰ（ｉ）＝１＊／ＰＲ
（ｉ）を左へ１ビットシフトし、そして２Ｎビット除数
を２Ｎビット長シフト部分剰余に加算して、ＰＲ（ｉ＋
１）を生成。

【００７８】｝ Ｑ（ｉ＋１）＝ＸＯＲ（除数の符号ビット、ＰＲ（ｉ＋
１）の符号ビット） ＱＯＰ（ｉ＋１）＝〜Ｑ（ｉ） 除算手順のハードウェア構成 図２および図５、６そして７では、本発明のＤＳＰは３
除算基本命令、及び標準「桁上げ付き循環」基本命令
（ここでは”＜＜ＲＣ”命令」と称される）を与えて、
ＡＬＵ１７１２およびＢＰＵ１７１４の全必要操作を制
御し、上述の除算手順を実現すると共に、４Ｎビット被
除数を２Ｎビット除数で除算して２Ｎビット商と２Ｎビ
ット剰余を生成するハードウェアに基づく手順を実現す
る。ここではＤＩＶ＿Ａ、ＤＩＶ＿ＢおよびＤＩＶ＿Ｃ
と称される３基本命令の各々は、１命令サイクルでその
操作を完了し、そして命令サイクルにつき１商ビットを
計算する（４Ｎビット被除数を２Ｎビット除数で除算す
る場合を除く、この場合、各商ビットを計算するために
２命令サイクルが必要とされる）。３基本除算命令（お
よび倍精度除算のためには桁上げ付き循環命令）を、Ｄ
ＳＰのプログラムメモリ１４００に格納された命令プロ
グラムにおいて適切に組合わせることによって、異なる
ビット精度を有する３種類の除算機能を実行することが
できる。

【００７９】１．２Ｎビット被除数をＮビット除数で除
算して、Ｎビット商とＮビット剰余を生成する。

【００８０】２．２Ｎビット被除数を２Ｎビット除数で
除算して、２Ｎビット商を生成し、剰余はない。

【００８１】３．４Ｎビット被除数を２Ｎビット除数で
除算して、２Ｎビット商と２Ｎビット剰余を生成する。

【００８２】図２および５では、ＤＩＶ＿Ａ命令によっ
て実行装置１７００が以下のように構成される（ローカ
ル実行装置（ＥＸＵ）コントローラ１７５０からの制御
信号によって）。

【００８３】（Ａ） ＤＩＶ＿Ａ指令によってパラメー
タとして特定された、レジスタ１７０２−１７０９の２
つの別個のもの、ＳＲＣ１およびＳＲＣ２は、内部デー
タバス１７３４および１７３５に現れる、そして（Ｂ）
ＳＲＣ１およびＳＲＣ２値の符号ビット（すなわち、
ビット４７、但し、ビット０およびビット５５はそれぞ
れ両データ５６ビットワードの最下位ビットおよび最上
位ビットである）は、ＸＯＲゲート１９６１によって排
他的ＯＲされ、そしてＸＯＲゲート１９６１によって生
成された１ビット結果は、ＱＢおよびＱＯＰ条件コード
ビットレジスタ１６７４−６および１６７４−７の両方
に格納される。

【００８４】図２および６では、ＤＩＶ＿Ｂ命令によっ
て実行装置１７００が以下のように構成される（ローカ
ル実行装置（ＥＸＵ）コントローラ１７５０からの制御
信号によって）。

【００８５】（Ａ） ＤＩＶ＿Ｂ指令によってパラメー
タとして特定された、レジスタ１７０２〜１７０９の２
つの別個のもの（ここではＳＲＣ１およびＳＲＣ２と称
される）は、内部データバス１７３４および１７３５に
現れる； （Ｂ） レジスタ１７０２〜１７０９の第３の別個のも
の（ここではＤＳＴと称される）は、内部データバス１
７３７に現れる； （Ｃ） ＡＬＵ１７１２のＡポートシフタ１９６０はＳ
ＲＣ１を左へ１ビットシフトし、Ｃ（桁上げ）条件コー
ドビットレジスタ１６７４−０の内容を、ＡＬＵのＡポ
ートによって受け入れられたデータ値の最下位ビットに
入れる。ＡＬＵのＢポートはＳＲＣ２値を受け入れる； （Ｄ） ＱＯＰが１である場合、ＡＬＵはＳＲＣ２値を
左シフトＳＲＣ１値に加算し、そうでなければ、ＳＲＣ
２値を左シフトＳＲＣ１値から減算する。ＡＬＵによっ
て生成された出力値（すなわち、結果）はＳＲＣ１デー
タレジスタに戻される； （Ｅ） ＢＰＵ１７１４はＤＳＴ値を左へ１ビットシフ
トし、そしてＱＢ条件コードビットレジスタ１６７４−
６の内容（すなわち、前の命令サイクルで生成されたＱ
Ｂ値）をＢＰＵによって出力されたデータ値の最下位ビ
ットに入れる。ＢＰＵによって生成された出力値はまた
ＤＳＴレジスタに戻される；そして （Ｆ） ＡＬＵによって生成された出力値およびＳＲＣ
２値（バス１７３５上）の符号ビットはＸＯＲゲート１
９６３によって排他的ＯＲされる。ＸＯＲゲート１９６
３によって生成された１ビット結果は、ＱＯＰ条件コー
ドビットレジスタ１６７４−７に格納され、そしてＸＯ
Ｒゲート出力の逆はＱＢ条件コードビットレジスタ１６
７４−６に格納される。

【００８６】図２および７では、ＤＩＶ＿Ｃ命令によっ
て実行装置１７００が以下のように構成される（ローカ
ル実行装置（ＥＸＵ）コントローラ１７５０からの制御
信号によって）。

【００８７】（Ａ） ＤＩＶ＿Ｃ指令によってパラメー
タとして特定された、レジスタ１７０２〜１７０９の２
つの別個のもの（ここではＳＲＣ１およびＳＲＣ２と称
される）は、内部データバス１７３４および１７３５に
現れる； （Ｂ） レジスタ１７０２〜１７０９の第３の別個のも
の（ここではＤＳＴと称される）は、内部データバス１
７３７に現れる； （Ｃ） ＡＬＵ１７１２のＡポートシフタ１９６０はＳ
ＲＣ１を左へ１ビットシフトし、Ｃ（桁上げ）条件コー
ドビットレジスタ１６７４−０の内容を、ＡＬＵのＡポ
ートによって受け入れられデータ値の最下位ビットに入
れる。ＡＬＵのＢポートシフタはＳＲＣ２を左へ１ビッ
トシフトし、そしてＢポートは左シフトＳＲＣ２値を受
け入れる、 （Ｄ） ＱＯＰが１である場合、ＡＬＵは左シフトＳＲ
Ｃ２値を左シフトＳＲＣ１値に加算し、そうでなけれ
ば、左シフトＳＲＣ１値を出力する。ＡＬＵによって生
成された出力値（すなわち、結果）はまたＳＲＣ１デー
タレジスタに戻される、 （Ｅ） ＢＰＵ１７１４はＤＳＴ値を左へ１ビットシフ
トし、そしてＱＢ条件コードビットレジスタ１６７４−
６の内容（すなわち、前の命令サイクルで生成されたＱ
Ｂ値）を、ＢＰＵによって出力されたデータ値の最下位
ビットに入れる。ＢＰＵによって生成された出力値はま
たＤＳＴレジスタに戻される；そして （Ｆ） ”０”値はＱＢおよびＱＯＰ条件コードビット
レジスタ１６７４−６および１６７４−７に格納され
る。

【００８８】図２および８では、＜＜ＲＣ命令（桁上げ
付き循環）によって実行装置１７００が以下のように構
成される（ローカル実行装置（ＥＸＵ）コントローラ１
７５０からの制御信号によって）。

【００８９】（Ａ） ＜＜ＲＣ指令によってパラメータ
と特定された、レジスタ１７０２〜１７０９のレジスタ
の１つ（ここではＳＲＣ１Ｘと称される）は、内部デー
タバス１７３７に現れる；そして （Ｂ） ＢＰＵ１７１４はＳＲＣ１Ｘ値を左に循環さ
せ、Ｃ（桁上げ）条件コードビットレジスタ１６７４−
０に格納しようとする入力ＳＲＣ１Ｘ値の符号データビ
ット（すなわち、レジスタｘｄ１ １７０３のようなデ
ータレジスタのビット４７）を格納し、そして循環され
たＳＲＣ１Ｘ値をまたＳＲＣ１Ｘレジスタの最下位に戻
す。

【００９０】符号付き固定小数点数に対するアセンブリ
ー言語除算ルーチン 次に、符号付き固定小数点数に対する３種類の除算計算
を実行するためのアセンブリー言語除算ルーチンを説明
する。好ましい実施例のＤＳＰのユーザが符号付き固定
小数点数について除算を実行するためには、ユーザは、
ＤＳＰのプログラムメモリ１４００（または外部命令メ
モリ）に、ＤＩＶ＿Ａ、ＤＩＶ＿Ｂ、ＤＩＶ＿Ｃおよび
＜＜ＲＣ命令を有効に利用して除算を実行するための適
切な命令シーケンスを格納しなければならない。

【００９１】下記の全部の例において、被除数と除数
は、被除数の絶対値が除数の絶対値より小さくなるよう
に正規化されていると想定される。代表的には、正規化
は以下のような短いルーチンを利用して達成される。

【００９２】 ｄｍｓｂ ｘｄ０、ａ０ ／＊被除数ｘｄ０のＭＳＢを検出＊／ ｄｍｓｂ ｙｄ０、ａ１ ／＊除数ｙｄ０のＭＳＢを検出＊／ ｘｄ０＝ｘｄ０＜＜｜ ａ０ ／＊被除数を正規化＊／ ｙｄ０＝ｙｄ０＜＜｜ ａ１ ／＊除数を正規化＊／ ａ１＝ａ１−ａ０ ／＊非正規化量を計算＊／ ｘｄ０＝ｘｄ０＜＜ａ −１ ／＊算術右シフトで被除数を調整＊／ ／＊｜ｘｄ０｜＜｜ｙｄ０｜を保証するために ／ ａ１＝ａ１−１ ／＊非正規化量を調整＊／ 但し、”ｄｍｓｂ”は「ＭＳＢを検出」命令、”＜＜
｜”は左循環命令、および”＜＜ａ”は算術循環命令、
そして算術循環命令に対する負のパラメータは右シフト
操作を表す。

【００９３】このルーチンによって被除数と除数の最上
位ビットの位置を検出し、被除数と除数を各々の最上位
ビットが同じビット位置になるようにシフトし、被除数
が除数より小さいことを保証するために、被除数を１位
置だけシフトバックし、そして被除数と除数の正規化を
補償するために、商がシフトされねばならないビット位
置の数を計算する。

【００９４】被除数と除数の正規化を補償する、（除算
が完了してから実行される）対応後処理ルーチンは、下
記の通りである。

【００９５】ａ０＝ａ０＜＜ｌ ａ１ ２Ｎビット被除数およびＮビット除算に対する除算ルー
チン ２Ｎビット符号付き被除数をＮビット符号付き除数で除
算するための除算ルーチンは下記の通りである。

【００９６】 ｃｌｅａｒ ｘｄ１ ／＊条件コードレジスタのＣフラグを クリヤ＊／ ＤＩＶ＿Ａ（ｘｄ０、ｙｄ０） ／＊初期ＱＢとＱＯＰ値を計算＊／ Ｒｅｐｅａｔ Ｌ１ Ｎ−１ ／＊ＤＩＶ＿Ｂ命令に対する繰返し値 を格納＊／ ／＊Ｎは代表的には１６、２４または ３２の値である＊／ ＤＩＶ＿Ｂ（ｘｄ０、ｙｄ０、ａ０） ／＊この命令はＮ−１回繰返される＊ ／ Ｌ１：ＤＩＶ＿Ｃ（ｘｄ０、ｙｄ０、ａ０） ｘｄ０レジスタは先ず最初は、被除数を格納し、そして
除算ルーチンの完了時に、剰余値をそのＮ最上位ビット
に格納する。ａＯレジスタは商をそのＮ最下位ビットに
格納する。８個のデータレジスタ１７０２〜１７０９の
うちのいずれの３つでも、３つの異なるレジスタが利用
されるなら、被除数、除数および商に対して利用するこ
とができる。

【００９７】図９、１０、１１および１２は上記除算ル
ーチンの数値的な実行例を示し、ここでは、簡単にする
ためにＮ＝３の値が使用されている。図９では、正の２
Ｎビット被除数が正のＮビット除数で除算される。図１
０では、負の２Ｎビット被除数が正のＮビット除数で除
算される。図１１では、正の２Ｎビット被除数が負のＮ
ビット除数で除算される。図１２では、負の２Ｎビット
被除数が負のＮビット除数で除算される。

【００９８】２Ｎビット被除数と２Ｎビット除数に対す
る除算ルーチン ２Ｎビット符号付き被除数を２Ｎビット符号付き除数で
除算するための除算ルーチンは下記の通りである。

【００９９】 ｃｌｅａｒ ｘｄｌ ／＊条件コードレジスタのＣフラグを クリヤ＊／ ＤＩＶ＿Ａ（ｘｄ０、ｙｄ０） ／＊初期ＱＢとＱＯＰ値を計算＊／ Ｒｅｐｅａｔ Ｌ２ ２Ｎ−１ ／＊ＤＩＶ＿Ｂ命令に対する繰返し値 を格納＊／ ＤＩＶ＿Ｂ（ｘｄ０、ｙｄ０、ａ０） ／＊この命令はＮ−１回繰返される＊ ／ Ｌ２：ＤＩＶ＿Ｃ（ｘｄ０、ｙｄ０、ａ０） ｘｄ０レジスタは先ず最初は被除数を格納する。除算ル
ーチン後のｘｄ０レジスタに残された値は、４Ｎビット
剰余値の下位２Ｎビットである（その上位２Ｎビットは
すべて０である）が、その剰余値は通常、ディジタル信
号処理の利用例では使用されない。Ａ０レジスタは２Ｎ
ビット商を格納する。３つの異なるレジスタが利用され
るならば、８個のデータレジスタ１７０２〜１７０９の
いずれの３つでも、被除数、除数および商のために利用
することができる。

【０１００】図１３Ａおよび１３Ｂは上記除算ルーチン
の数値的な実施例を示し、ここでは、簡単にするため
に、Ｎ＝３の値が使用される。被除数と除数は共に６ビ
ット長であるので、ＤＩＶ＿Ｂ命令は５回実行され、そ
の後にＤＩＶ＿Ｃ命令が１回実行される。剰余値が生じ
なくても、ＤＩＶ＿Ｃ命令は実行されねばならないが、
それはＤＩＶ＿Ｃ命令がディスティネーションレジスタ
に（最後のＤＩＶ＿Ｂ命令によって計算された）最後の
商ビットを格納するからである。

【０１０１】４Ｎビット被除数と２Ｎビット除数に対す
る除算ルーチン 符号付き４Ｎビット被除数を符号付き２Ｎビット符号付
き除数で除算するための除算ルーチンは下記の通りであ
る。

【０１０２】 ＤＩＶ＿Ａ（ｘｄ０、ｙｄ０） ／＊初期ＱＢとＱＯＰ値を計算＊／ ｘｄ１＝ｘｄ１＜＜ＲＣ１ ／＊１ビット位置だけ桁上げしてｘｄ １を循環＊／ Ｒｅｐｅａｔ Ｌ３ ２Ｎ−１ ／＊ＤＩＶ＿Ｂ命令に対する繰返し値 を格納＊／ ＤＩＶ＿Ｂ（ｘｄ０、ｙｄ０、ａ０） ｘｄ１＝ｘｄ１＜＜ＲＣ１ Ｌ３：ＤＩＶ＿Ｃ（ｘｄ０、ｙｄ０、ａ０） ｘｄ０とｘｄ１レジスタは先ず最初は、倍精度被除数を
格納する。ｙｄ０レジスタは除数を格納する。除算ルー
チン後にｘｄ０レジスタに残された値は２Ｎビット剰余
値である。ａ０レジスタは２Ｎビット商を格納する。４
つの異なるレジスタが利用されるならば、８個のデータ
レジスタ１７０２〜１７０９のうちのいずれの４つで
も、被除数、除数および商のために利用することができ
る。

【０１０３】＜＜ＲＣ桁上げ付き循環命令の目的は、Ｄ
ＩＶ＿ＢおよびＤＩＶ＿Ｃ命令の各実行ごとに、Ｃ条件
コードビットレジスタを介して、拡張被除数値の最上位
ビット（すなわちビット４７）を、ｘｄ１からｘｄ０レ
ジスタの最下位ビット（すなわちビット０）にシフトす
ることである。

【０１０４】図１４Ａ、１４Ｂ、１４Ｃは、上記除算ル
ーチンの数値的な実施例を示し、ここでは、簡単にする
ために、Ｎ＝３の値が利用される。被除数は１２ビット
長であり、除数は６ビット長であるので、ＤＩＶ＿Ｂと
＜＜ＲＣ命令が連続して５回実行され（すなわち、繰返
しループにおいて合計１０命令サイクルの間）、その後
にＤＩＶ＿Ｃ命令が１回実行される。第１桁上げ付き循
環命令によって、Ｃ条件コードビットレジスタに格納さ
れた先在ビット値を、ｘｄｌの最下位ビットに格納させ
る間、そのビットはｘｄ０被除数レジスタにシフトされ
ることはなく、従って計算に影響を与えることはない、
ということに注目されたい。

【０１０５】他の実施例 以上、本発明を幾つかの特定的な実施例に関して述べて
きたが、上記説明は本発明の例示であって、本発明を限
定しようとするものではない。添付の特許請求の範囲に
よって定義されるように、本発明の真の精神および範囲
から逸脱することなく、種々の変形例を当業者は想到す
ることができる。

【０１０６】例えば、好ましい実施例では、桁上げ付き
循環命令はＢＰＵによって実行されるが、他の実施例で
は、キャリビットフラグレジスタに、被除数の下位２Ｎ
ビットの最上位ビットを供給する「算術１ビット左シフ
ト」命令を利用して、ＡＬＵによって実行することがで
きる。４Ｎビット被除数による除算操作に対して、専用
レジスタを利用して（キャリビットレジスタ１６７４−
０の代わりに）、下位被除数レジスタから上位被除数レ
ジスタへ、ビットを移送することができる。他の実施例
では、ＱＯＰとＱＢの値は、ＡＬＵ入力値ＳＲＣ１とＳ
ＲＣ２から生成することができるし、ＱＯＰとＱＢの値
をビットレジスタに格納する必要もなく、また、ＤＩＶ
＿Ａ命令を使用することもなく、直ちに利用することが
できる。さらに、単精度数におけるビット数、Ｎ、は好
ましい実施例では１６、２４および３２であるが、他の
実施例では、Ｎは代表的には、１６あるいはそれより大
きい数になるであろう。

【０１０７】

【発明の効果】本発明によれば、倍精度除算を効率的に
高速で実行できる。

【０１０８】また、本発明によれば、倍精度除算のため
の直接ハードウェア支援が提供され、そして各商ビット
の計算に２命令サイクルの速度で倍精度除算を実行する
ことが可能になる。

【図面の簡単な説明】

【図１】ディジタル信号処理プロセッサでの利用に適し
た演算実行装置のブロック図である。

【図２】単精度および倍精度除算を支援する追加回路を
有する、図１の演算実行装置のブロック図である。

【図３】特定正除数により特定正被除数を除算するため
に、本発明によって実行される操作シーケンスに対応す
るフロー図である。

【図４】特定正除数により特定負被除数を除算するため
に、本発明によって実行される操作シーケンスに対応す
るフロー図である。

【図５】第１の所定の除算命令を実行するよう構成され
た本発明の実行装置の概略図である。

【図６】第２の所定の除算命令を実行するよう構成され
た本発明の実行装置の概略図である。

【図７】第３の所定の除算命令を実行するよう構成され
た本発明の実行装置の概略図である。

【図８】桁上げ付き循環命令を実行するよう構成された
本発明の実行装置の概略図である。

【図９】特定正Ｎビット除数により特定正２Ｎビット被
除数を除算するために、本発明によって実行される操作
のフロー図である。

【図１０】特定正Ｎビット除数により特定負２Ｎビット
被除数を除算するために、本発明によって実行される操
作のフロー図である。

【図１１】特定負Ｎビット除数により特定正２Ｎビット
被除数を除算するために、本発明によって実行される操
作のフロー図である。

【図１２】特定負Ｎビット除数により特定負２Ｎビット
被除数を除算するために、本発明によって実行される操
作のフロー図である。

【図１３Ａ】特定符号付き２Ｎビット除数により特定の
符号付き２Ｎビット被除数を除算するために、本発明に
よって実行される操作のフロー図である。

【図１３Ｂ】特定符号付き２Ｎビット除数により特定の
符号付き２Ｎビット被除数を除算するために、本発明に
よって実行される操作の図１３Ａに続くフロー図であ
る。

【図１４Ａ】特定符号付き２Ｎビット除数により特定符
号付き４Ｎビット被除数を除算するために、本発明によ
って実行される操作のフロー図である。

【図１４Ｂ】特定符号付き２Ｎビット除数により特定符
号付き４Ｎビット被除数を除算するために、本発明によ
って実行される操作の図１４Ａに続くフロー図である。

【図１４Ｃ】特定符号付き２Ｎビット除数により特定符
号付き４Ｎビット被除数を除算するために、本発明によ
って実行される操作の図１４Ｂに続くフロー図である。

【符号の説明】

１７００ 演算実行装置 １１０２ Ｘデータバス １１０４ Ｙデータバス １６００ デコーダ回路 １６７４ 条件コードレジスタ（ｃｃｒ） １７００ 実行装置 １７０２〜１７０９ レジスタ １７１２ 算術論理演算装置（ＡＬＵ） １７１４ ビット処理装置（ＢＰＵ） １７１６ 乗算装置（ＭＵ） １７２０，１７２２ シフト側レジスタ １７３０〜１７３２ セレクタ １７３４〜１７３７ ５６ビット内部バス １７３８〜１７４０ セレクタ １７４２ ５６ビットＡＬＵＤＳバス １７４４ ５６ビットＭＵ／ＢＰＵＤＳＴバス １７５０ ローカル実行装置（ＥＸＵ）コントローラ １７５２ 入力シフタ １７５３ 出力シフタ １９６１ 排他的ＯＲ（ＸＯＲ）ゲート １９６２ ＡＮＤゲート １９６３ ＸＯＲゲート １９６４ ＡＮＤゲート １９６６ 第１マルチプレクサ １９６７ 第２マルチプレクサ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 符号付き４Ｎ（Ｎは正の整数）ビット被
   除数の第１部分と第２部分、符号付き２Ｎビット除数、
   および符号付き２Ｎビット商を格納するデータレジスタ
   であって、前記被除数、除数および商はそれぞれ符号ビ
   ットを含んでいるデータレジスタと、 前記データレジスタに結合され、前記データレジスタか
   ら前記符号付き４Ｎビット被除数の前記第１部分および
   前記符号付き２Ｎビット除数を受信し、特定の算術演算
   を実行して符号ビットを持つ出力値を生成し、そして前
   記データレジスタに格納された前記符号付き４Ｎビット
   被除数の前記第１部分を前記出力値と置換する算術論理
   演算装置（ＡＬＵ）と、 前記ＡＬＵに結合され、前記符号付き２Ｎビット除数の
   前記符号ビットおよび前記出力値と前記符号付き４Ｎビ
   ット被除数の前記第１部分とのうちの１つの前記符号ビ
   ットに従って、操作ビット値ＱＯＰと商ビットＱＢを生
   成する論理回路と、 前記データレジスタから前記符号付き２Ｎビット商を受
   信し、前記商ビットＱＢを前記受信値にシフトして更新
   した商値を生成し、前記更新した商値を前記データレジ
   スタに格納するシフト回路と、 前記ＡＬＵ、シフト回路および論理回路に結合され、一
   連の命令サイクルで、一連の所定の命令を実行して前記
   商値を生成し、かつ前記データレジスタに格納する実行
   コントローラであって、前記ＡＬＵと論理回路により前
   記操作ビット値ＱＯＰと商ビットＱＢを生成させ、前記
   操作ビット値ＱＯＰに従って前記被除数の前記第１部分
   を更新させ、前記商ビットＱＢを前記商値にシフトさせ
   て前記更新した商値を生成し、かつ前記更新した商値を
   前記データレジスタに格納し、そして前記被除数値の前
   記第２部分から１ビットを前記被除数値の前記第１部分
   に転送させる所定の命令セットを繰返し実行することを
   含む、実行コントローラとを備えており、 それによって前記命令セットを実行するたびに商ビット
   を生成し、そして前記被除数の１ビットを前記被除数の
   第２部分から前記第１部分へ転送することを特徴とする
   倍精度除算回路。
2. 【請求項２】 データ経路Ｎビット以上の幅を持つデー
   タバスと、各々が２Ｎビット値を格納するデータレジス
   タであって、このデータレジスタの第１と第２のものは
   それぞれ、符号付き倍精度４Ｎビット被除数の上半分と
   下半分を格納し、前記データレジスタの第３のものは符
   号付き２Ｎビット除数を格納し、そして前記データレジ
   スタの第４のものは符号付き２Ｎビット商を格納し、前
   記データレジスタは前記データバスに結合されてデータ
   値を前記データレジスタへ、およびそこから転送し、そ
   して各データレジスタによって格納された前記２Ｎビッ
   ト値は符号ビットを含んでいる、データレジスタと、 前記データレジスタに結合され、前記第１および第３デ
   ータレジスタからソース値を受信し、そして特定算術演
   算を実行して符号ビットを持つ出力値を生成する算術論
   理演算装置（ＡＬＵ）と、 前記ＡＬＵに結合され、前記ＡＬＵで受信した除数値の
   符号ビットおよび前記ＡＬＵによって生成された出力値
   の符号ビットを受信し、そして所定の基準に従って前記
   符号ビットから操作ビット値ＱＯＰと商ビットＱＢを生
   成する論理回路と、 前記操作ビット値ＱＯＰ、商ビットＱＢおよびデータビ
   ットをそれぞれ格納する第１、第２および第３ビットレ
   ジスタと、 前記第４データレジスタに格納された値を受信し、前記
   受信値をシフトし、かつ前記第２ビットレジスタに格納
   された前記商ビットＱＢを前記受信値に挿入して更新し
   た商値を生成し、そして前記更新した商値を前記第４レ
   ジスタに格納するビット処理装置（ＢＰＵ）と、 前記ＡＬＵ、ＢＰＵおよび論理回路に結合され、一連の
   命令サイクルで一連の所定の命令を実行して前記商値を
   生成し、かつそれを前記第４データレジスタに格納し、
   除算命令と循環命令を複数回交互に実行することを含む
   実行コントローラであって、前記除算命令によって前記
   ＡＬＵと論理回路に前記操作ビット値ＱＯＰと商ビット
   ＱＢを生成させ、前記ＱＯＰとＱＢ値を前記第１と第２
   ビットレジスタに格納させ、そして前記第３ビットレジ
   スタに格納された前記データビットを前記第１データレ
   ジスタに格納された前記２Ｎビット値にシフトさせ、そ
   して前記ＢＰＵにより、先行する前記除算命令の実行中
   に前記第２ビットレジスタに格納された前記商ビットＱ
   Ｂを前記更新した商値に挿入し、かつ前記更新した商値
   を前記第４レジスタに格納させ、さらに前記循環命令に
   よって前記ＡＬＵとＢＰＵとのうちの１つが前記第２デ
   ータレジスタに格納された前記２Ｎビット値を循環さ
   せ、かつ前記第２レジスタに格納された前記２Ｎビット
   値の所定のビットを前記第３ビットレジスタに格納させ
   る、実行コントローラとを備え、 それによって交互の命令サイクルにおいて、商ビットが
   生成され、そして前記被除数の１ビットは前記第２デー
   タレジスタから前記第１データレジスタに転送されるこ
   とを特徴とする倍精度除算回路。
3. 【請求項３】 倍精度除算を実行する方法であって、 第１と第２のデータレジスタのそれぞれに符号付き４Ｎ
   ビット被除数の第１部分と第２部分を格納し、符号付き
   ２Ｎビット除数を第３データレジスタに格納し、そして
   符号付き２Ｎビット商を格納するために第４データレジ
   スタを与え、前記被除数、除数および商はそれぞれ符号
   ビットを含んでいる段階と、 前記データレジスタに結合され、前記データレジスタか
   ら前記符号付き４Ｎビット被除数の前記第１部分と前記
   符号付き２Ｎビット除数を受信し、特定の算術演算を実
   行して符号ビットを持つ出力値を生成し、そして前記デ
   ータレジスタに格納された前記符号付き４Ｎビット被除
   数の前記第１部分を前記出力値と置換する算術論理演算
   装置（ＡＬＵ）を与える段階と、 前記ＡＬＵに結合され、前記符号付き２Ｎビット除数の
   前記符号ビットおよび前記出力値と前記符号付き４Ｎビ
   ット被除数の前記第１部分とのうちの１つの前記符号ビ
   ットに従って、操作ビット値ＱＯＰと商ビットＱＢを生
   成する論理回路を与える段階と、 一連の命令サイクルで一連の所定の命令を実行して商値
   を生成し、かつその商値を前記データレジスタに格納す
   る段階であって、前記ＡＬＵと論理回路により、前記操
   作ビット値ＱＯＰと商ビットＱＢを生成させ、前記操作
   ビット値ＱＯＰに従って前記被除数の前記第１部分を更
   新させ、前記商ビットＱＢを前記商値にシフトさせて更
   新した商値を生成し、かつ前記更新した商値を前記デー
   タレジスタに格納し、そして前記被除数値の前記第２部
   分から前記被除数の前記第１部分に１ビットを転送させ
   る所定の命令セットを繰返し実行することを含む段階と
   から成り、 それによって前記命令セットの実行のたびに商ビットを
   生成し、かつ前記被除数の１ビットを前記被除数の前記
   第２部分から前記第１部分へ転送することを特徴とする
   倍精度除算方法。
4. 【請求項４】 倍精度除算を実行する方法であって、 符号付き倍精度４Ｎビット被除数を第１と第２のデータ
   レジスタに格納し、符号付き２Ｎビット除数を第３デー
   タレジスタに格納し、そして符号付き２Ｎビット商を格
   納するために第４データレジスタを与える段階と、 前記データレジスタに結合され、前記第１と第３のデー
   タレジスタからソース値を受信し、そして特定の算術演
   算を実行して符号ビットを持つ出力値を生成する算術論
   理演算装置（ＡＬＵ）を与える段階と、 前記ＡＬＵに結合され、前記ＡＬＵで受信した除数値の
   符号ビットと前記ＡＬＵによって生成された出力値の符
   号ビットを受信し、そして所定の基準に従って前記符号
   ビットから次の操作ビット値ＱＯＰおよび商ビットＱＢ
   を生成する論理回路を与える段階と、 一連の命令サイクルで一連の所定の命令を実行して前記
   商値を生成し、かつその商値を前記第４データレジスタ
   に格納し、そして除算命令と循環命令を複数回、交互に
   実行することを含む段階とから成り、 前記除算命令を実行する段階は、第１ビットレジスタに
   格納されたデータビットを前記第１データレジスタに格
   納された前記２Ｎビット値にシフトする段階と、前記Ａ
   ＬＵと論理回路によって前記次の操作ビット値ＱＯＰと
   商ビットＱＢを生成する段階と、前記ＱＯＰとＱＢ値を
   それぞれ、第２ビットレジスタと第３ビットレジスタに
   格納する段階と、前記ＱＯＰとＱＢ値を格納する前に、
   先行の前記除算命令の実行中に前記第３ビットレジスタ
   に格納された前記商ビットＱＢを前記更新した商値に挿
   入する段階と、前記更新した商値を前記第４レジスタに
   格納する段階とを含んでおり、 前記循環命令を実行する段階は、前記第２データレジス
   タに格納された前記２Ｎビット値を循環する段階と、前
   記第２データレジスタに格納された前記２Ｎビット値の
   所定のビットを前記第１ビットレジスタに格納する段階
   を含んでおり、従って前記被除数の異なるビットは、前
   記循環命令の連続実行の各々の間に、前記第２データレ
   ジスタから前記第１データレジスタに転送されることを
   特徴とする倍精度除算方法。