JPH0553768A - 除算器 - Google Patents
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- JPH0553768A JPH0553768A JP3237275A JP23727591A JPH0553768A JP H0553768 A JPH0553768 A JP H0553768A JP 3237275 A JP3237275 A JP 3237275A JP 23727591 A JP23727591 A JP 23727591A JP H0553768 A JPH0553768 A JP H0553768A
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Abstract
(57)【要約】 （修正有）
【目的】 被除数の上位および下位に０が連続した場合
や、有効桁数の関係で無視してよいビットがある場合、
そのビットの演算をせず高速に除算を行う。 【構成】 Ｎ＋ｎ＋１ビットの被除数とＮ＋１ビットの
除数とが供給されると、それぞれの最上位符号ビットを
切り離し、符号ビットが負の被除数及び除数に対してビ
ット反転及び１加算を行い、前記被除数の上位あるいは
下位に連続する０の数ｍをカウントする０連続検出手段
１１と、前記０連続検出手段１１から出力された被除数
Ｎビットと除数Ｎビットとの比較を行い、商及び部分剰
余を求め、次段に出力する比較減算手段１２1〜１２n+1
と、制御手段１３とを備える。
や、有効桁数の関係で無視してよいビットがある場合、
そのビットの演算をせず高速に除算を行う。 【構成】 Ｎ＋ｎ＋１ビットの被除数とＮ＋１ビットの
除数とが供給されると、それぞれの最上位符号ビットを
切り離し、符号ビットが負の被除数及び除数に対してビ
ット反転及び１加算を行い、前記被除数の上位あるいは
下位に連続する０の数ｍをカウントする０連続検出手段
１１と、前記０連続検出手段１１から出力された被除数
Ｎビットと除数Ｎビットとの比較を行い、商及び部分剰
余を求め、次段に出力する比較減算手段１２1〜１２n+1
と、制御手段１３とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、例えば情報処理機器
に適用され、高速演算が可能な除算器に関するものであ
る。
に適用され、高速演算が可能な除算器に関するものであ
る。
【０００２】
【従来の技術】図５は、例えば特開昭６１−１１８８３
５号公報に示された従来のハードウエア除算器を示すブ
ロック図であり、図において、３１は除算器、３２は商
補正回路、３３は剰余補正回路、ＸはＮ＋ｎビットから
成る被除数、ＹはＮビットの除数、Ｑaは商、Ｑは補正
された商、Ｒaは剰余、Ｒは補正された剰余である。こ
の上記被除数Ｘと上記除数Ｙをそれぞれ上記除算器３１
に供給すると、この除算器から、ｎビットの商Ｑa 、１
ビットのオーバーフローフラグＯＦおよびＮビットの剰
余Ｒaが出力される。上記商Ｑaは商補正回路３２に供給
されて符号の補正が行なわれ、上記商補正回路３２から
補正された商Ｑを得る。また、上記剰余Ｒaは剰余補正
回路３３に供給されて符号の補正が行なわれ、この剰余
補正回路３３から補正された剰余Ｒを得るものである。
前記除算器３１は、図６に示すような一般的なＮビット
の並列加減算器３５を複数個用いて構成されるものであ
る。上記並列加減算器３５は、Ｎビットの被除数入力端
Ａ、およびＮビットの除数入力端Ｂ、１ビットの動作指
令入力端Ｉ、Ｎビットの演算出力端Σ、上記演算出力端
Σの最上位ビットと同一の信号が出力される除算オーバ
ーフロー出力端Ｃから構成されており、上記動作指令入
力端Ｉに供給される信号に応じて、図７に示す如く加算
動作あるいは減算動作が行われるようにしたものであ
る。図８は、前記並列加減算器３５をｎ＋１個用いて、
図５に示した前記除算器３１を構成したものである。
５号公報に示された従来のハードウエア除算器を示すブ
ロック図であり、図において、３１は除算器、３２は商
補正回路、３３は剰余補正回路、ＸはＮ＋ｎビットから
成る被除数、ＹはＮビットの除数、Ｑaは商、Ｑは補正
された商、Ｒaは剰余、Ｒは補正された剰余である。こ
の上記被除数Ｘと上記除数Ｙをそれぞれ上記除算器３１
に供給すると、この除算器から、ｎビットの商Ｑa 、１
ビットのオーバーフローフラグＯＦおよびＮビットの剰
余Ｒaが出力される。上記商Ｑaは商補正回路３２に供給
されて符号の補正が行なわれ、上記商補正回路３２から
補正された商Ｑを得る。また、上記剰余Ｒaは剰余補正
回路３３に供給されて符号の補正が行なわれ、この剰余
補正回路３３から補正された剰余Ｒを得るものである。
前記除算器３１は、図６に示すような一般的なＮビット
の並列加減算器３５を複数個用いて構成されるものであ
る。上記並列加減算器３５は、Ｎビットの被除数入力端
Ａ、およびＮビットの除数入力端Ｂ、１ビットの動作指
令入力端Ｉ、Ｎビットの演算出力端Σ、上記演算出力端
Σの最上位ビットと同一の信号が出力される除算オーバ
ーフロー出力端Ｃから構成されており、上記動作指令入
力端Ｉに供給される信号に応じて、図７に示す如く加算
動作あるいは減算動作が行われるようにしたものであ
る。図８は、前記並列加減算器３５をｎ＋１個用いて、
図５に示した前記除算器３１を構成したものである。
【０００３】次に動作について説明する。図８に示した
除算器において、３５1〜３５n+1は並列加減算器、３６
1〜３６n+1はインバータ回路である。第１段目の並列加
減算器３５1の入力端Ａ1には、Ｎ＋ｎビットの被除数の
うち、上位Ｎビットが供給される。この被除数のうち、
下位ｎビットは第２段目から第ｎ＋１段目の並列加減算
器（３５2〜３５n+1）の入力端Ａ20〜Ａ(n+1)0にそれぞ
れ対応して１ビットづつ供給される。また、第１段目〜
第ｎ＋１段目の並列加減算器３５1〜３５n+1の入力端Ｂ
1〜Ｂn+1にはＮビットからなる除数が供給される。さら
に、第１段目〜第ｎ段目の並列加減算器３５1〜３５nに
おける各出力端Σ1〜Σnから出力される演算結果（部分
剰余）のうち、下位Ｎ−１ビットはそれぞれ次段３５2
〜３５n+1の入力端Ａ2〜Ａn+1に供給される。また、第
ｎ＋１段目の並列加減算器３５n+1における出力端Σn+1
からは剰余が出力される。さらに、各並列加減算器３５
1〜３５n+1における除算オーバーフロー出力端Ｃ1〜Ｃ
n+1 の出力信号は、それぞれインバータ回路３６1〜３
６n+1の出力信号Ｑ0〜Ｑnのうち、出力信号Ｑ1〜Ｑnは
商となっている。また、除算オーバーフロー出力端Ｃ1
〜Ｃn+1のうち、除算オーバーフロー出力端Ｃ1〜Ｃnの
出力信号はそれぞれ次段の動作指令入力端Ｉ2〜Ｉn +1に
動作指令信号として供給される。上記構成において、第
１段目の並列加減算器３５1では動作指令入力端Ｉ1に供
給される“Ｏ”信号に応じてＡ1−Ｂ1なる演算が実行さ
れる。この演算結果のうち、Ｎ−１ビットは出力端Σ1
から次段の入力端Ａ2に供給され、除算オーバーフロー
出力端Ｃ1より出力される出力端Σ1の最上位ビットに対
応する信号は、インバータ回路３６1を介して出力され
るとともに、次段の動作指令入力端Ｉ2に供給される。
第２段目の並列加減算器３５2では、この動作指令入力
端Ｉ2に供給された信号に応じて、Ａ2 の最下位に被除
数ｎビットのうちの最上位ビットＡ20を付加したＡ2Ａ
20に対して、Ａ2Ａ20−Ｂ2あるいはＡ2Ａ20＋Ｂ2 なる
演算が行われ、インバータ回路３６2を介して商Ｑ1、お
よび出力端Σ2より演算結果、除算オーバーフロー出力
端Ｃ2 より次の動作指令信号が出力される。このうち、
演算結果および動作指令信号は次段の並列加減算器３５
3 に供給され、同様に演算が実行される。このようにし
て、各インバータ回路３６2〜３６n+1からは商Ｑ1〜Ｑn
が出力され、第ｎ＋１段目の並列加減算器３５n+1 にお
ける除算オーバーフロー出力端Ｃn+1および出力端Σn+1
からはＮビットの剰余が出力される。なお、この剰余の
うち、除算オーバーフロー出力端Ｃn+1は符号ビットと
して作用する。上記のように出力された商Ｑa は、商補
正回路３２で、被除数Ｘと除数Ｙの符号が異なる場合の
み商Ｑa の最下位ビット（ＬＳＢ）に１を加算して補正
出力である商Ｑを得、それ以外は除算器３１から出力さ
れた商Ｑa を商Ｑとする。また剰余Ｒa は剰余補正回路
３３で被除数Ｘの符号と同符号に補正された剰余Ｒを得
る。
除算器において、３５1〜３５n+1は並列加減算器、３６
1〜３６n+1はインバータ回路である。第１段目の並列加
減算器３５1の入力端Ａ1には、Ｎ＋ｎビットの被除数の
うち、上位Ｎビットが供給される。この被除数のうち、
下位ｎビットは第２段目から第ｎ＋１段目の並列加減算
器（３５2〜３５n+1）の入力端Ａ20〜Ａ(n+1)0にそれぞ
れ対応して１ビットづつ供給される。また、第１段目〜
第ｎ＋１段目の並列加減算器３５1〜３５n+1の入力端Ｂ
1〜Ｂn+1にはＮビットからなる除数が供給される。さら
に、第１段目〜第ｎ段目の並列加減算器３５1〜３５nに
おける各出力端Σ1〜Σnから出力される演算結果（部分
剰余）のうち、下位Ｎ−１ビットはそれぞれ次段３５2
〜３５n+1の入力端Ａ2〜Ａn+1に供給される。また、第
ｎ＋１段目の並列加減算器３５n+1における出力端Σn+1
からは剰余が出力される。さらに、各並列加減算器３５
1〜３５n+1における除算オーバーフロー出力端Ｃ1〜Ｃ
n+1 の出力信号は、それぞれインバータ回路３６1〜３
６n+1の出力信号Ｑ0〜Ｑnのうち、出力信号Ｑ1〜Ｑnは
商となっている。また、除算オーバーフロー出力端Ｃ1
〜Ｃn+1のうち、除算オーバーフロー出力端Ｃ1〜Ｃnの
出力信号はそれぞれ次段の動作指令入力端Ｉ2〜Ｉn +1に
動作指令信号として供給される。上記構成において、第
１段目の並列加減算器３５1では動作指令入力端Ｉ1に供
給される“Ｏ”信号に応じてＡ1−Ｂ1なる演算が実行さ
れる。この演算結果のうち、Ｎ−１ビットは出力端Σ1
から次段の入力端Ａ2に供給され、除算オーバーフロー
出力端Ｃ1より出力される出力端Σ1の最上位ビットに対
応する信号は、インバータ回路３６1を介して出力され
るとともに、次段の動作指令入力端Ｉ2に供給される。
第２段目の並列加減算器３５2では、この動作指令入力
端Ｉ2に供給された信号に応じて、Ａ2 の最下位に被除
数ｎビットのうちの最上位ビットＡ20を付加したＡ2Ａ
20に対して、Ａ2Ａ20−Ｂ2あるいはＡ2Ａ20＋Ｂ2 なる
演算が行われ、インバータ回路３６2を介して商Ｑ1、お
よび出力端Σ2より演算結果、除算オーバーフロー出力
端Ｃ2 より次の動作指令信号が出力される。このうち、
演算結果および動作指令信号は次段の並列加減算器３５
3 に供給され、同様に演算が実行される。このようにし
て、各インバータ回路３６2〜３６n+1からは商Ｑ1〜Ｑn
が出力され、第ｎ＋１段目の並列加減算器３５n+1 にお
ける除算オーバーフロー出力端Ｃn+1および出力端Σn+1
からはＮビットの剰余が出力される。なお、この剰余の
うち、除算オーバーフロー出力端Ｃn+1は符号ビットと
して作用する。上記のように出力された商Ｑa は、商補
正回路３２で、被除数Ｘと除数Ｙの符号が異なる場合の
み商Ｑa の最下位ビット（ＬＳＢ）に１を加算して補正
出力である商Ｑを得、それ以外は除算器３１から出力さ
れた商Ｑa を商Ｑとする。また剰余Ｒa は剰余補正回路
３３で被除数Ｘの符号と同符号に補正された剰余Ｒを得
る。
【０００４】
【発明が解決しようとする課題】従来のハードウエア除
算器は以上のように構成されているので、被除数がＮ＋
ｎビットで除数がＮビットの場合、被除数の上位数ビッ
トに０が連続したり、有効桁数の関係で、下位数ビット
を無視してもかまわない時にも、ｎ＋１回の加減算を行
わなければないという問題があった。
算器は以上のように構成されているので、被除数がＮ＋
ｎビットで除数がＮビットの場合、被除数の上位数ビッ
トに０が連続したり、有効桁数の関係で、下位数ビット
を無視してもかまわない時にも、ｎ＋１回の加減算を行
わなければないという問題があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、被除数の上位数ビットに０が連
続した場合や、有効桁数の関係から下位数ビットを無視
してかまわない場合、加減算の回数を適応的に減らすこ
とにより、高速に演算を行う除算器を得ることを目的と
する。
ためになされたもので、被除数の上位数ビットに０が連
続した場合や、有効桁数の関係から下位数ビットを無視
してかまわない場合、加減算の回数を適応的に減らすこ
とにより、高速に演算を行う除算器を得ることを目的と
する。
【０００６】
【課題を解決するための手段】第１の発明は、Ｎ＋ｎ＋
１ビットの被除数とＮ＋１ビットの除数とが供給される
と、それぞれの最上位の符号ビットを切り離し、符号ビ
ットが負の被除数及び除数に対してビット反転及び１加
算を行い、前記被除数の上位あるいは下位に連続する０
の数ｍをカウントする０連続検出手段１１と、前記０連
続検出手段１１から出力された被除数Ｎビットと除数Ｎ
ビットとの比較を行い、商及び部分剰余を求め、次段に
出力する第１段目比較減算手段１２1 と、前段の部分剰
余に被除数の下位ｎビットのうち対応するビットを付加
して、前記除数との間で部分剰余を求める第２段目〜第
ｎ＋１段目の比較減算手段１２2〜１２n+1と、制御手段
１３とを備え、この制御手段１３は第１段目〜第ｎ＋１
段目の比較減算手段１２1〜１２n+1 から商を求める商
検出手段１４と、この商を求める商検出手段１４から得
られた商を前記被除数及び除数の前記符号ビットと前記
０連続数ｍに基づいて補正する商補正手段１５と、第ｎ
＋１−ｍ段目の前記比較減算手段１２n+1-mから得られ
る剰余の符号ビットを被除数の符号ビットと同符号に補
正する剰余補正手段１６を備えたものである。第２の発
明は前記商検出手段１４として、商の有効桁数に応じて
比較減算段数を減らすために除算を打ち切る除算打切り
手段１４aを備えたものである。
１ビットの被除数とＮ＋１ビットの除数とが供給される
と、それぞれの最上位の符号ビットを切り離し、符号ビ
ットが負の被除数及び除数に対してビット反転及び１加
算を行い、前記被除数の上位あるいは下位に連続する０
の数ｍをカウントする０連続検出手段１１と、前記０連
続検出手段１１から出力された被除数Ｎビットと除数Ｎ
ビットとの比較を行い、商及び部分剰余を求め、次段に
出力する第１段目比較減算手段１２1 と、前段の部分剰
余に被除数の下位ｎビットのうち対応するビットを付加
して、前記除数との間で部分剰余を求める第２段目〜第
ｎ＋１段目の比較減算手段１２2〜１２n+1と、制御手段
１３とを備え、この制御手段１３は第１段目〜第ｎ＋１
段目の比較減算手段１２1〜１２n+1 から商を求める商
検出手段１４と、この商を求める商検出手段１４から得
られた商を前記被除数及び除数の前記符号ビットと前記
０連続数ｍに基づいて補正する商補正手段１５と、第ｎ
＋１−ｍ段目の前記比較減算手段１２n+1-mから得られ
る剰余の符号ビットを被除数の符号ビットと同符号に補
正する剰余補正手段１６を備えたものである。第２の発
明は前記商検出手段１４として、商の有効桁数に応じて
比較減算段数を減らすために除算を打ち切る除算打切り
手段１４aを備えたものである。
【０００７】
【作用】第１の発明においては、０連続検出手段１１に
Ｎ＋ｎ＋１ビットの被除数とＮ＋１ビットの除数とが供
給されると、それぞれの最上位の符号ビットが切り離さ
れ、符号ビットが負の被除数及び除数に対してビット反
転及び１加算が行われ、前記被除数の上位あるいは下位
に連続する０の数ｍがカウントされ、前記０連続検出手
段１１から出力された被除数Ｎビットと除数Ｎビットと
の比較が第１段目比較減算手段１２1 により行われ、商
及び部分剰余が求められ、次段に出力され、第２段目〜
第ｎ＋１段目の比較減算手段１２2〜１２n+1により、前
段の部分剰余に被除数の下位ｎビットのうち対応するビ
ットが付加されて前記除数との間で部分剰余が求めら
れ、第１段目〜第ｎ＋１段目の比較減算手段１２1〜１
２n+1からの出力が商検出手段１４に入力されて商が求
められ、その商が、前記被除数及び除数の前記符号ビッ
トと前記０連続数ｍに基づいて商補正手段１５により補
正され、ｎ＋１−ｍ段目の前記比較減算手段１２n+1-m
から得られる剰余の符号ビットが被除数の符号ビットと
同符号に剰余補正手段１６により補正される。第２の発
明においては、除算打切り手段１４a により、商の有効
桁数に応じて比較減算段数を減らすために除算が打ち切
られる。なお前記商及び部分剰余を求める手段１２で
は、被除数Ｎビットと除数Ｎビットの値が比較されるこ
とにより商が求められ、その結果から減算処理の可否が
判定され、部分剰余が求められる。
Ｎ＋ｎ＋１ビットの被除数とＮ＋１ビットの除数とが供
給されると、それぞれの最上位の符号ビットが切り離さ
れ、符号ビットが負の被除数及び除数に対してビット反
転及び１加算が行われ、前記被除数の上位あるいは下位
に連続する０の数ｍがカウントされ、前記０連続検出手
段１１から出力された被除数Ｎビットと除数Ｎビットと
の比較が第１段目比較減算手段１２1 により行われ、商
及び部分剰余が求められ、次段に出力され、第２段目〜
第ｎ＋１段目の比較減算手段１２2〜１２n+1により、前
段の部分剰余に被除数の下位ｎビットのうち対応するビ
ットが付加されて前記除数との間で部分剰余が求めら
れ、第１段目〜第ｎ＋１段目の比較減算手段１２1〜１
２n+1からの出力が商検出手段１４に入力されて商が求
められ、その商が、前記被除数及び除数の前記符号ビッ
トと前記０連続数ｍに基づいて商補正手段１５により補
正され、ｎ＋１−ｍ段目の前記比較減算手段１２n+1-m
から得られる剰余の符号ビットが被除数の符号ビットと
同符号に剰余補正手段１６により補正される。第２の発
明においては、除算打切り手段１４a により、商の有効
桁数に応じて比較減算段数を減らすために除算が打ち切
られる。なお前記商及び部分剰余を求める手段１２で
は、被除数Ｎビットと除数Ｎビットの値が比較されるこ
とにより商が求められ、その結果から減算処理の可否が
判定され、部分剰余が求められる。
【０００８】
実施例１ 以下、この発明の一実施例を図について説明する。図１
は本発明の要部を示し、図１において、１１の０連続検
出手段では、Ｎ＋ｎ＋１ビットからなる被除数Ｘおよび
Ｎ＋１ビットの除数Ｙが供給されると、この０連続検出
手段１１からは、被除数Ｙ，除数Ｘの符号ビットをそれ
ぞれ出力端ＡN+n，ＢNから出力し、符号ビットがマイナ
スの場合に対しては、その被除数Ｘあるいは除数Ｙを反
転させてからそれらの最下位ビット（ＬＳＢ）に１を加
算する。それ以外の場合にはそのまま何も行わない。次
に被除数の最上位ビットからの０連続数をカウントし、
その連続数ｍだけ左にシフトしてから出力端ＡN+n-1〜
Ａ0から出力し、除数Ｙ1 については出力端ＢN-1〜Ｂ0
からそのまま出力する。また、図２に示すのは本発明の
要部を示すＮビットの比較減算手段１２である。この比
較減算手段１２はＮビットの被除数入力端Ａ、およびＮ
ビットの除数入力端Ｂ、Ｎビットの演算出力端Σ、被除
数Ａと除数Ｂの比較演算出力Ｑから構成されており、図
３に示す表に従って動作する。図４は第１の発明の除算
器の一実施例で、上記比較減算手段１２をｎ＋１個と、
上記０連続検出手段１１と、制御手段１３とを備えた構
成となっている。なお、制御手段１３は少なくとも商検
出手段１４，商補正手段１５，剰余補正手段１６を具備
する。また、商検出手段１４は第２の発明としての除算
打切り手段１４aを備える。
は本発明の要部を示し、図１において、１１の０連続検
出手段では、Ｎ＋ｎ＋１ビットからなる被除数Ｘおよび
Ｎ＋１ビットの除数Ｙが供給されると、この０連続検出
手段１１からは、被除数Ｙ，除数Ｘの符号ビットをそれ
ぞれ出力端ＡN+n，ＢNから出力し、符号ビットがマイナ
スの場合に対しては、その被除数Ｘあるいは除数Ｙを反
転させてからそれらの最下位ビット（ＬＳＢ）に１を加
算する。それ以外の場合にはそのまま何も行わない。次
に被除数の最上位ビットからの０連続数をカウントし、
その連続数ｍだけ左にシフトしてから出力端ＡN+n-1〜
Ａ0から出力し、除数Ｙ1 については出力端ＢN-1〜Ｂ0
からそのまま出力する。また、図２に示すのは本発明の
要部を示すＮビットの比較減算手段１２である。この比
較減算手段１２はＮビットの被除数入力端Ａ、およびＮ
ビットの除数入力端Ｂ、Ｎビットの演算出力端Σ、被除
数Ａと除数Ｂの比較演算出力Ｑから構成されており、図
３に示す表に従って動作する。図４は第１の発明の除算
器の一実施例で、上記比較減算手段１２をｎ＋１個と、
上記０連続検出手段１１と、制御手段１３とを備えた構
成となっている。なお、制御手段１３は少なくとも商検
出手段１４，商補正手段１５，剰余補正手段１６を具備
する。また、商検出手段１４は第２の発明としての除算
打切り手段１４aを備える。
【０００９】図４において、最上段にある０連続検出手
段１１の入力端Ａ0 にはＮ＋ｎ＋１ビットの被除数が供
給される。この被除数のうちの最上位ビットは符号ビッ
トとして出力端ＡN+n から出力される。最上位ビット以
外のビットに関しては、符号ビットが負の時だけ、反転
させ最下位ビットに１加算し、それ以外の時は、そのま
ま出力端Ｘ1から出力する。また入力端Ｂ0には、Ｎ＋１
ビットの除数が供給される。この除数のうちの最上位ビ
ットは符号ビットとして出力端ＢN から出力される。こ
れも最上位ビット以外のビットに関しては、符号ビット
が負の時だけ、反転させ最下位ビットに１加算し、それ
以外の時は、そのまま出力端Ｙ1 から出力する。次にＮ
＋ｎビットになった被除数の最上位ビットから連続する
０の個数を算出し、それを０連続個数ｍとして制御手段
１３に出力する。
段１１の入力端Ａ0 にはＮ＋ｎ＋１ビットの被除数が供
給される。この被除数のうちの最上位ビットは符号ビッ
トとして出力端ＡN+n から出力される。最上位ビット以
外のビットに関しては、符号ビットが負の時だけ、反転
させ最下位ビットに１加算し、それ以外の時は、そのま
ま出力端Ｘ1から出力する。また入力端Ｂ0には、Ｎ＋１
ビットの除数が供給される。この除数のうちの最上位ビ
ットは符号ビットとして出力端ＢN から出力される。こ
れも最上位ビット以外のビットに関しては、符号ビット
が負の時だけ、反転させ最下位ビットに１加算し、それ
以外の時は、そのまま出力端Ｙ1 から出力する。次にＮ
＋ｎビットになった被除数の最上位ビットから連続する
０の個数を算出し、それを０連続個数ｍとして制御手段
１３に出力する。
【００１０】また、第１段目の比較減算手段１２1の入
力端Ａ1にはＮ＋ｎビットの被除数のうち、上位Ｎビッ
トが供給される。この被除数のうち下位ｎビットは、第
２段目の比較減算手段１２2〜第ｎ＋１段目の比較減算
器１２n+1の入力端Ａ2n〜Ａ21にそれぞれ対応して１ビ
ットずつ供給される。また、第１段目〜第ｎ＋１段目の
比較減算手段１２1〜１２n+1の入力端Ｂ1〜Ｂn+1にはＮ
ビットからなる除数Ｙ1 が供給される。さらに、第１段
目〜第ｎ段目の比較減算手段１２1〜１２nにおける各出
力端Σ1〜Σnから出力される演算結果（部分余剰）は、
それぞれ次段の比較減算手段１２2〜１２n+1の入力端Ａ
2〜Ａn+1に供給される。また、第ｎ＋１段目の比較減算
手段１２n+1における出力端Σn+1からは剰余が出力され
る。さらに各比較減算手段１２1〜１２n+1の出力端Ｑ1
〜Ｑn+1から比較演算が出力され、商検出手段１４に入
力されて商が得られる。
力端Ａ1にはＮ＋ｎビットの被除数のうち、上位Ｎビッ
トが供給される。この被除数のうち下位ｎビットは、第
２段目の比較減算手段１２2〜第ｎ＋１段目の比較減算
器１２n+1の入力端Ａ2n〜Ａ21にそれぞれ対応して１ビ
ットずつ供給される。また、第１段目〜第ｎ＋１段目の
比較減算手段１２1〜１２n+1の入力端Ｂ1〜Ｂn+1にはＮ
ビットからなる除数Ｙ1 が供給される。さらに、第１段
目〜第ｎ段目の比較減算手段１２1〜１２nにおける各出
力端Σ1〜Σnから出力される演算結果（部分余剰）は、
それぞれ次段の比較減算手段１２2〜１２n+1の入力端Ａ
2〜Ａn+1に供給される。また、第ｎ＋１段目の比較減算
手段１２n+1における出力端Σn+1からは剰余が出力され
る。さらに各比較減算手段１２1〜１２n+1の出力端Ｑ1
〜Ｑn+1から比較演算が出力され、商検出手段１４に入
力されて商が得られる。
【００１１】これら、０連続検出手段１１及び比較減算
手段１２から出力された、それぞれ０連続数ｍと、符号
ビットＡN+n，ＢNと、ｎ＋１ビットの商Ｑa と、Ｎビッ
トの剰余Ｒa と、外部から入力された有効桁数ｆとを制
御手段１３に入力する。ここで０連続数ｍに従って、商
補正手段１５により商Ｑa の上位ｎ＋１−ｍビット分の
データであるＱn+1-m を有効とし、これの上位に０をｍ
個付加することより、もとのｎ＋１ビット分の商Ｑn+1
にする。さらに商の符号については、符号ビット
ＡN+n，ＢNのエクスクルーシブオアを取ることにより、
これを商Ｑn+1 の最上位ビットに付加し、補正された商
Ｑを得る。また、剰余Ｒa についても、剰余補正手段１
６により上位ｎ＋１−ｍビットまでのデータの剰余Ｒ
n+1-m を有効とし、これを被除数Ｘと同符号に補正して
出力する。
手段１２から出力された、それぞれ０連続数ｍと、符号
ビットＡN+n，ＢNと、ｎ＋１ビットの商Ｑa と、Ｎビッ
トの剰余Ｒa と、外部から入力された有効桁数ｆとを制
御手段１３に入力する。ここで０連続数ｍに従って、商
補正手段１５により商Ｑa の上位ｎ＋１−ｍビット分の
データであるＱn+1-m を有効とし、これの上位に０をｍ
個付加することより、もとのｎ＋１ビット分の商Ｑn+1
にする。さらに商の符号については、符号ビット
ＡN+n，ＢNのエクスクルーシブオアを取ることにより、
これを商Ｑn+1 の最上位ビットに付加し、補正された商
Ｑを得る。また、剰余Ｒa についても、剰余補正手段１
６により上位ｎ＋１−ｍビットまでのデータの剰余Ｒ
n+1-m を有効とし、これを被除数Ｘと同符号に補正して
出力する。
【００１２】次に有効桁数による除算打ち切りを行う場
合には、商Ｑa の上位（ｆ−ｍ）ビット分のデータであ
るＱa(f-m)を有効とし、この値の上位にｍ個、下位にｎ
＋１−ｆ分だけ０を付加し、これを補正した商Ｑとして
出力する。
合には、商Ｑa の上位（ｆ−ｍ）ビット分のデータであ
るＱa(f-m)を有効とし、この値の上位にｍ個、下位にｎ
＋１−ｆ分だけ０を付加し、これを補正した商Ｑとして
出力する。
【００１３】上記の構成において、比較減算手段１２1
〜１２nではＡとＢの比較を行い、Ａ≧ＢのときにはＡ
−Ｂなる演算を行い、その結果を出力端Σから出力する
とともにＱからはＱ＝１を出力する。またＡ＜Ｂのとき
は、Ａをそのまま出力端Σから出力し、Ｑからは０を出
力する。出力端Σは次段の比較減算手段１２2〜１２n+1
の入力端Ａ2〜Ａn+1に入力され同様に演算が実行され
る。
〜１２nではＡとＢの比較を行い、Ａ≧ＢのときにはＡ
−Ｂなる演算を行い、その結果を出力端Σから出力する
とともにＱからはＱ＝１を出力する。またＡ＜Ｂのとき
は、Ａをそのまま出力端Σから出力し、Ｑからは０を出
力する。出力端Σは次段の比較減算手段１２2〜１２n+1
の入力端Ａ2〜Ａn+1に入力され同様に演算が実行され
る。
【００１４】
【発明の効果】以上のように、第１の発明によれば、被
除数の上位あるいは下位に連続する０の数ｍに基づいて
商及び剰余を補正するようにしたので、加減算回数を減
らすことができ、高速に演算を行うことができ、また、
第２の発明によれば、商の有効桁数に応じて除算を打ち
切るようにしたのでより高速に演算が可能となる効果が
ある。
除数の上位あるいは下位に連続する０の数ｍに基づいて
商及び剰余を補正するようにしたので、加減算回数を減
らすことができ、高速に演算を行うことができ、また、
第２の発明によれば、商の有効桁数に応じて除算を打ち
切るようにしたのでより高速に演算が可能となる効果が
ある。
【図１】この発明の一実施例による除算器の０連続検出
部を示すブロック図である。
部を示すブロック図である。
【図２】この発明の一実施例による除算器の比較減算器
を示すブロック図である。
を示すブロック図である。
【図３】この発明の一実施例による除算器の比較減算器
の動作を説明する図である。
の動作を説明する図である。
【図４】この発明の一実施例による除算器の詳細を示す
ブロック図である。
ブロック図である。
【図５】従来のハードウエア除算器の概略構成を示すブ
ロック図である。
ロック図である。
【図６】従来のハードウエア除算器の並列加減算器を示
すブロック図である。
すブロック図である。
【図７】従来のハードウエア除算器の並列加減算器の動
作を説明する図である。
作を説明する図である。
【図８】従来のハードウエア除算器の詳細を示すブロッ
ク図である。
ク図である。
１１ ０連続検出手段 １２ 比較減算手段 １４ 商検出手段 １４ａ 除算打切り手段 １５ 商補正手段 １６ 剰余補正手段 ３１ 除算器 ３２ 商補正回路 ３３ 剰余補正回路 ３５ 並列加減算器 ３６ インバータ回路
Claims (2)
- 【請求項１】 Ｎ＋ｎ＋１ビットの被除数とＮ＋１ビッ
トの除数とが供給されるとそれぞれの最上位の符号ビッ
トを切り離し、符号ビットが負の被除数及び除数に対し
てビット反転及び１加算を行い、前記被除数の上位ある
いは下位に連続する０の数ｍをカウントする０連続検出
手段と、前記０連続検出手段から出力された被除数Ｎビ
ットと除数Ｎビットとの比較を行い、商及び部分剰余を
求め、次段に出力する第１段目比較減算手段と、前段の
部分剰余に被除数の下位ｎビットのうち対応するビット
を付加して、前記除数との間で部分剰余を求める第２段
目ないし第ｎ＋１段目の比較減算手段と、制御手段とを
備え、 上記制御手段は、第１段目ないし第ｎ＋１段目の比較減
算手段から商を求める商検出手段と、この商を求める商
検出手段から得られた商を前記被除数及び除数の前記符
号ビットと前記０連続数ｍに基づいて補正する商補正手
段と、第ｎ＋１−ｍ段目の前記比較減算手段から得られ
る剰余の符号ビットを被除数の符号ビットと同符号に補
正する剰余補正手段とを備えたことを特徴とする除算
器。 - 【請求項２】 前記商検出手段として、商の有効桁数に
応じて比較減算段数を減らすために除算を打ち切る除算
打切り手段を備えた請求項第１項記載の除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237275A JPH0553768A (ja) | 1991-08-23 | 1991-08-23 | 除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237275A JPH0553768A (ja) | 1991-08-23 | 1991-08-23 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553768A true JPH0553768A (ja) | 1993-03-05 |
Family
ID=17012979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237275A Pending JPH0553768A (ja) | 1991-08-23 | 1991-08-23 | 除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995016951A1 (fr) * | 1993-12-15 | 1995-06-22 | Silicon Graphics Inc. | Procede et dispositif de division d'un nombre entier |
| JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | ３次元コンピュータグラフィックスシステムの除算ユニット |
-
1991
- 1991-08-23 JP JP3237275A patent/JPH0553768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995016951A1 (fr) * | 1993-12-15 | 1995-06-22 | Silicon Graphics Inc. | Procede et dispositif de division d'un nombre entier |
| JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | ３次元コンピュータグラフィックスシステムの除算ユニット |
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