JPS63182740A

JPS63182740A - 除算器

Info

Publication number: JPS63182740A
Application number: JP62014535A
Authority: JP
Inventors: Juichi Edamatsu; 枝松　壽一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-01-23
Filing date: 1987-01-23
Publication date: 1988-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、高速な除算を行なう除算器に関するものであ
る。

従来の技術］ンピュータをはじめとする演算処理装置においての演
算の高速化に対しては多くの提案がなされて来た。ここ
では、除算に限り、従来の技術を述べる。なお、演算方
式全体の高速化については、たとえば「コンピュータの
高速演算方式ＪＫａｉＨｗａｎｇ著、堀越彌監訳、近代
科学社、（１ｅａｏ）に述べられている。

第４図に示すのは、たとえばＳＲＴ除算を配列型の除算
回路により実現した除算器であり、第１段までの演算に
よる部分剰余Ｒ（ｊ）が、信号線３上に与えられ、除数
りが信号線４上に与えられる。

ここで、商デジット決定器１１によシ、高デジットｑｊ
＋１が決定され、信号線６に出力される。ここで、商デ
ジッ）ｑ３＋１の決定は次の規則によシ行なわれる。

続いて、前記の商デジットｑｊ＋１の値が、−１゜０．
１の場合のそれぞれに対応して、加減算器１゜により各
ビット毎に以下に示す演算が行なわれる。

以上の演算の結果、第（ｊ＋１）段目の部分剰余が決定
される。

発明が解決しようとする問題点以上に述べた従来の技術による除算器においては、商デ
ジッ）（Ｊ＋１の決定と、第（ｉ＋１）段における部分
剰余を求めるための演算が遂次的に行なわれている。こ
のため前記の除算器のクリティカルパスは、第１段目の
加減算器１０．第（Ｊ＋１）段目の商デジット決定器１
１、そして、第（ｊ＋１）段目の加減算器１ｏを通るも
のとなり、本クリティカルパスが、前記の除算器の動作
速度を決定しており、さらなる高速の除算器を実現する
ための障害となっている。

本発明は上記の問題を解決し、高速の除算器を提供する
ものであって、上記のクリティカルパスの短縮化を目的
とするものである。

問題点を解決するための手段本発明においては、前記の問題点を解決するために、第
１段目の部分剰余Ｒ（Ｊ）が求まった時点において、第
（ｊ＋１　）段目の商デジットｑｊ＋１の決定と、商デ
ジットｑｊ＋１の取り得る値のそれぞれに対する部分剰
余の候補のそれぞれの計算とを並行して行ない、その後
、商デジットｑｊ＋１が決定した時点において、前記の
部分剰余の候補のうちから前記の商デジッＦ　ｑｊ＋１
に対応する部分剰余を最終的な第Ｎ＋１）段目の部分剰
余Ｈ（ｊ＋１）とするものである。本発明の除算器にお
いては、前述した従来の除算器のクリティカルパス上に
存在していた、商デジット決定器１１と加減算器１０が
、並列的に処理されることにより、前記のクリティカル
パスが短縮され、高速な部分剰余演算すなわち除算を行
なうことが可能となる。

作　　用以上のように、本発明においては、第（ｊ＋１）段目の
商デジットｑｊ＋１　の決定と、第（ｊ＋１　）段目の
部分剰余の演算とを並行して行なうことにより部分剰余
決定のだめのクリティカルパスを短縮することにより、
部分剰余を高速に求めることが可能となり、その結果と
して高速な除算器が実現される。

実施例本発明の実施例を図を用いて説明する。第１図は本発明
の一実施例における除算器の構成を示す図であり、部分
剰余ビット演算器１がアレイ状に配列されておシ、第１
段目の部分剰余３が１ビット分左にシフトして第（ｊ＋
１　）段目の部分剰余ビット演算器１に入力されている
。それぞれの部分剰余ビット演算器１は、商デジッＦ　
ｑｊ＋１が−１の場合に対応する加算器６．０の場合に
対応する転送器７、そして１の場合に対応する減算器８
、および、前記の加算器６、転送器７、そして減算器８
のそれぞれの結果を選択するための選択器９から構成さ
れ、選択器９の出力が部分剰余ビット演算器１の出力と
なり、第（ｊ＋１）段目の部分剰余が求められる。ここ
で、転送器７は実際には結線により実現される。なお、
ここでは商デジッ）　ｑｊ＋１の決定規則は従来の除算
器の説明において前述したものと同一であるとする。ま
た、各商デジットｑ５＋１　に対しての演算においての
キャリーは各演算器の組ごとに扱かうことによシ、通常
の演算器の構成と同じように実現することが可能である
ので、第１図には示していない。また、キャリー伝播の
ともなわない演算方式、たとえばキャリー保存型演算器
あるいは冗長２進数体系の演算器を使用する場合におい
ても、演算ごとの組で考えることによシ、それぞれの数
体系においての構成をそのまま流用することが可能であ
る。また、第１図においては、商デジットｑｊ＋、の値
として−１，０，１の３つの値を考えているため、部分
剰余デジット演算器１の内部には、それぞれに対応する
３つの演算器を備えているのみであるが、除算アルゴリ
ズムの違いにより、２値あるいは４値以上の商デジット
の値を取り得る場合には、それぞれの商デジットに対応
した演算器を設けることにより、本実施例と異なる除算
アルゴリズムに対しての部分剰余デジット演算器１を実
現できることは言うまでもない。また、各部分剰余から
商デジッＦ　ｑｊ＋１　を決定するために商デジット決
定器２に入力する部分剰余のデジットの数は、各除算ア
ルゴリズム毎に異なるが、それぞれの除算アルゴリズム
に対応して必要なデジットを商デジット決定器２に入力
することにより、第１図中に示した商デジット決定器２
に相当する商デジット決定器を実現できるのは言うまで
もないことである。

また、除算の第１段目においては、部分剰余と除数の間
の演算を商デジットの値に応じて求めるかわりに、被除
数と除数の間に、特定の演算たとえば減算だけを行なう
という除算アルゴリズムを採用する場合には、部分剰余
デジット演算器１は、前記の特定の演算に対するものの
み用意することにより、簡略化でき、ハードウェア量を
減らすことができる。

以下に、第１図に示した本実施例の除算器についてさら
に詳細に説明を行なう。

前段における部分剰余は信号線３を通じて次段の部分剰
余デジット演算器１に供給されるとともに、商デジット
決定器２にも同時に供給される。

ここで、前段における部分剰余の各デジットに対応する
信号線３は、それぞれ１デジット分だけＭＳＢ側の部分
剰余デジット演算器１に供給されており、前段からの部
分剰余を基数倍する機能を実現している。

以上のように、前段からの部分剰余を供給された商デジ
ット決定器２は、前記の前段から部分剰余を評価し、そ
の値が正、ｏ、負の場合のそれぞれに対応して１，０．
−１を商デジット５として出力する。一方、部分剰余デ
ジット演算器１においては、前記の前段からの部分剰余
の各デジット、および、除数の各デジットの供給を受け
とり、商デジットが取シ得る値、すなわち、１．Ｏ，−
１のそれぞれに対応して加算器６では加算を、転送器７
では部分剰余デジットをそのまま出力し、減算器８では
減算を行なう。これらの演算は前記の商デジット決定器
２における演算と時間的に並行して行なわれ、前述した
従来の除算器におけるクリティカルパス上にある演算を
時間的に並行して行なうことにより、前記のクリティカ
ルパスを短縮することができる。前記の商デジット決定
器２からの商デジット５の出力は、前記の部分剰余デジ
ット演算器１の内部に設けられた部分剰余デジット選択
器９を制御し、前記した加算器６、転送器７、および減
算器８の出力のうちの１つを前記の商デジット６の値に
応じて選択する。ここで、前記の加算器６および減算器
７においての演算では下位の部分剰余デジット演算器１
からのキャリーを考慮して演算を行なうことが必要であ
ることは言うまでもない。第２図に部分剰余デジット演
算器１の論理図を示す。第を段の部分剰余デジットＲ４
２０は前段の部分剰余デジット決定器１か】ら供給される。また、除数デジットＤｉ２１が供給され
る。商デジットが−１と１のそれぞれに対して、ＬＳＢ
側からキャリーＣ’２４およびＣ＋２３が供給される。

以上の信号により、ＸＯＲゲート３０の出力として商デ
ジットが１の場合の部分剰余デジットが得られる。また
、商デジットが１の場合のキャ＋）　　（２ｉ　＋　１
がＯＲゲート３２の出力として得られる。同様にして商
デジットが−１の場合の部分剰余デジット及びキャリー
Ｃ〜　がそれぞれＸＯＲゲート３１およびＯＲゲート３
３の出力として得られる。また、商デジットが０の場合
に対応する転送器７は前記の前段からの部分剰余デジッ
トＲ１２０からＡＮＤゲート３６を結ぶ信号線３７とし
て実現されている。上記の部分剰余の候補は商デジット
信号ｑｉ＋１２７およびｑｉ＋１２８により、ＡＮＤゲ
ート３４，３５．３６によシ１つの部分剰余デジットの
候補のみが選択され、ＯＲゲート３８の出力として第（
ｊ＋１）段の部分剰余デジットＲ１＋１２２が得られる
。ここで、商デジットの１．０．−１のそれぞれは（ｑ
７＋１　ａ　ｑｉ、、）の組み合わせによシ（０，１）
、（ＯｓＯ）　＃（１ｓｏ）で表現されるとしている。

以上、述べたように、選択器９は、ＡＮＤゲー）３４，
３５，３６およびＯＲゲート３８により実現されている
。

部分剰余デジット演算器１の第２の実施例を第３図に示
す。第４図における部分剰余デジット演算器においては
、第１図に示す本発明の除算器の実施例とは異なった除
算アルゴリズムとして、部分剰余をキャリー保存型の数
表現で表わすものに対応した部分剰余デジット演算器で
ある。第１段目の部分剰余デジットは和ピッ）Ｓｉ４１
とキャリーピッ）Ｃ’−４０によシ表現されている。除
数デジッＩＩ）、４２とその否定Ｄ’４３が供給され、
前記の和ビットＳ専　４１とキャリービットＣ４４０Ｊから、商デジットが１に対応する和６２とキャリー５５
、商デジットが−１に対応する和５０とキャリー５３が
求められるとともに商デジットが０に対応する和６１と
キャリー６４がそれぞれＢ％４１およびＣ専４０から、
信号線６１および６４により転送される。以上のように
して求められた部分剰余デジ７）の候補は、商デジット
の値により選択され、第（ｊ＋１）段目の部分剰余デジ
ットがＳ　し＊　４ｅおよびＣＩ　＋　１　４７として
求められる。ここで商デジットは前述した部分剰余デジ
ット演算器１の第１の実施例において定義したのと同様
に、ｑ±　　およびｑ〒＋１の組により表現され１＋１ているとしている。

発明の効果以上に述べた本発明によれば、部分剰余デジットの候補
をそれぞれ独立して求め、しかる後にそれと並行して演
算された商デジットにより、前記の部分剰余デジットの
候補の中から、前記商デジットに対応する部分剰余デジ
ットを選択することによシ、部分剰余決定のためのクリ
ティカルパスが短縮され、高速な除算器を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の１実施例における除算器を示すブロッ
ク図、第２図は実施例における除算器における部分剰余
でジット演算器を示す論理回路図、第３図は本発明の第
２の実施例における除算器における部分剰余デジット演
算器を示す論理回路図、第４図は従来の除算器を示すブ
ロック図である。１．１０・・・・・・部分デジット演算器、２，１１・
・・・・・商デジット決定器、３・・・・・・部分剰余
人力信号線、４・・・・・除数入力信号線、５・・・・
・・高出力線、６・・・・・・加算器、７・・・・・・
転送器、８・・・・・・減算器、９・・・・・・選択器
。第２図Ｒ；・１第３図名ＪＲ柳分剰余 ’＄Ｃｊ＋１）段葡分剰余

Claims

【特許請求の範囲】

部分剰余あるいは部分剰余および除数から商デジットを
決定する手段と、商デジットの取り得る値のそれぞれに
対して定義された部分剰余と被除数との演算を行なうそ
れぞれ独立した演算手段と、前記の演算手段の結果の選
択手段を備え、前記の部分剰余に対し、商デジットの決
定と、次段における部分剰余の候補の演算とを並行して
行ない、前記の商デジット決定手段の結果により、前記
の選択手段を用いて次段における部分剰余を得るように
した除算器。