JP2620659B2 - 乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２の補数同士の乗算を
行うキャリーセーブ方式の乗算器に関する。

【０００２】

【従来の技術】従来より、各種機器において信号のデジ
タル処理が利用されており、このデジタル処理において
はデジタルデータ同士の乗算が行われる場合が多い。例
えば、デジタルフィルタにおいては、乗算および加算を
繰り返し行うため、乗算が必要となる。

【０００３】ここで、２つの数ＭとＬの乗算を行う場
合、被乗数Ｍと乗数Ｌは、両者とも８ビットの数とした
場合に、次のように表される。

【０００４】 Ｍ＝−ａ7 ２⁷ ＋ａ6 ２⁶ ＋ａ5 ２⁵ ＋ａ4 ２⁴ ＋ａ3 ２³ ＋ａ2 ２² ＋ａ1 ２¹ ＋ａ0 ２⁰ Ｌ＝−ｂ7 ２⁷ ＋ｂ6 ２⁶ ＋ｂ5 ２⁵ ＋ｂ4 ２⁴ ＋ｂ3 ２³ ＋ｂ2 ２² ＋ｂ1 ２¹ ＋ｂ0 ２⁰ （ここで、ａn 、ｂn ＝０または１である。） そこで、Ｍ×Ｌの乗算は、 ＭＬ＝Ｍ（−ｂ7 ）２⁷ ＋Ｍｂ6 ２⁶ ＋Ｍｂ5 ２⁵ ＋Ｍｂ4 ２⁴ ＋Ｍｂ3 ２³ ＋Ｍｂ2 ２² ＋Ｍｂ1 ２¹ ＋Ｍｂ0 ２⁰ という被乗数Ｍに対するｂn （０または１）の乗算と、
その乗算結果の加算となる。そして、２のべき乗の係数
はそのまま２進数の各ビットに対応しているため、０ま
たはＭを桁をずらしながら加算すればよいことになる。
そこで、通常の場合、被乗数Ｍの各ビットが入力される
８つの加算器（フルアダー）を８段設け、その出力を順
次ずらせて加算していた。また、この加算によりキャリ
ーが生じるため、そのキャリーを次段のもう１桁上のフ
ルアダーに入力し、このキャリ−を処理していた。な
お、このようなキャリーを次段のフルアダーに入力し、
最終段においてのみキャリーを桁方向（横方向）に伝搬
するキャリーセーブ方式では、各段においてキャリーを
横方向に伝搬しないため、キャリーの伝搬時間を短縮す
ることができる。

【０００５】一方、デジタルフィルタなどにおいては、
乗算処理を繰り返し行うため、処理の高速化が必要であ
る。このため、乗算器の高速化の手法が各種提案されて
おり、例えばブースのアルゴリズムを利用するものが知
られている。これは、次に示すように、予め部分積を計
算しておくことにより、加算の段数を減少するものであ
る。

【０００６】すなわち、乗数Ｌを変形すると、 Ｌ＝（−２ｂ7 ＋ｂ6 ＋ｂ5 ）２⁶ ＋（−２ｂ5 ＋ｂ4
＋ｂ3 ）２⁴ ＋（−２ｂ3 ＋ｂ2 ＋ｂ1 ）２² ＋（−２
ｂ1 ＋ｂ0 ＋０）２⁰ となり、Ｍ×Ｌという乗算は次のように変形することが
できる。

【０００７】ＭＬ＝Ｍ（−２ｂ7 ＋ｂ6 ＋ｂ5 ）２⁶＋
Ｍ（−２ｂ5 ＋ｂ4 ＋ｂ3 ）２⁴ ＋Ｍ（−２ｂ3 ＋ｂ2
＋ｂ1 ）２² ＋Ｍ（−２ｂ1＋ｂ0 ＋０）２⁰ 従って、変形を行わなかった場合には、上述のように被
乗数Ｌに対し８段の加算となるものが、４段の乗算で済
むことになり、演算時間を短縮できることになる。

【０００８】そこで、このブースのアルゴリズムを用い
た乗算器の例を図７に基づいて説明する。この例は、１
６ビットの被乗数Ｍに対し１０ビットの乗数Ｌを乗算す
るものであり、５段の部分積演算回路ＰＭ、４段のフル
アダーＦＡおよび最終段としてキャリールックアヘッド
付きフルアダーＣＬＡを有している。そして、各段毎に
部分積演算回路ＰＭにおいて部分積を計算し、これをフ
ルアダーＦＡにおいて順次加算していく。すなわち、第
１段では、（−２ｂ1 ＋ｂ0 ＋０）の結果に応じてＭの
値を操作して部分積Ｍ（−２ｂ1 ＋ｂ0 ＋０）を求め、
２⁰ の項の値を求める。そして、この結果と次の２² の
項の部分積Ｍ（−２ｂ3 ＋ｂ2 ＋ｂ1 ）が第１段のフル
アダーＦＡ１に入力され、ここで下位２つの項の加算が
行われる。ここで、部分積の入力位置は上述の式から明
らかなように桁が２つずれるため（２⁰ →２² ）、２ビ
ットずつシフトする。一方、フルアダーＦＡ１における
キャリーは次の桁への桁上げ信号であるため、次段に１
ビットシフトして供給する。そして、このような演算を
乗数の桁数に対応した回数繰り返す。

【０００９】ここで、部分積は、これを求める際の（−
２ｂ3 ＋ｂ2 ＋ｂ1 ）の値によって、被乗数Ｍを次のよ
うに操作することによって達成できる。

【００１０】すなわち、 −２ →１ビットシフトし減算 −１ →減算 ０ →０ １ →加算 ２ →１ビットシフトし加算 のように、Ｍの値のシフトと、次に入力されるフルアダ
ーにおける演算が加算となるか減算となるかによって、
部分積を求めることができる。

【００１１】

【発明が解決しようとする課題】このように、部分積を
求める際の演算には減算が含まれる。一方、デジタルフ
ィルタのようなマイナスのデータも取り扱う場合には、
データをすべて２の補数で表す場合が多い。そして、２
の補数で表される数の補数はデータをすべて反転し、１
を加算することによって求められる。このため、減算の
場合には、各段の最下段フルアダーに１を加算すること
が必要となり、これについての補数用のキャリーを各段
の最下段フルアダーに入力することが必要となる。

【００１２】そこで、図７のように補数用のキャリーを
入力することとなるが、この場合には図に示すように７
つのフルアダーを経由して補数用キャリーがキャリール
ックアヘッド付きフルアダーＣＬＡに伝搬することにな
る。このため、これがワーストパスとなり、演算時間が
このキャリーのワーストパスによって規制され、演算時
間が長くなってしまうという問題点があった。

【００１３】本発明は、上記問題点を解決することを課
題としてなされたものであり、補数用キャリーの伝搬経
路が短縮された乗算器を得ることを目的とする。

【００１４】

【課題を解決するための手段】請求項１に係る乗算器
は、減算時において各行の最下位フルアダー入力される
補数用キャリーの入力によって生じるキャリーを伝搬す
るために、このキャリーを各行から次行へと順次伝搬す
る補数キャリー伝搬用アダーを前記行列配置されたフル
アダーの各行の下位ビット側に設けたことを特徴とす
る。

【００１５】請求項２に係る乗算器は、減算時において
各行の最下位フルアダー入力されるべき補数用キャリー
を、前記行列配置の１行目のフルアダーであって、前記
各行の最下位フルアダーの桁位置に対応する桁位置に存
在するフルアダーのキャリー入力端から入力することを
特徴とする。

【００１６】

【作用】従って、補数キャリー伝搬用アダーを介し、補
数キャリーをキャリールックアヘッド付きフルアダーに
向けて伝搬することができ、各段においてキャリーを桁
（横）方向に伝搬することがない。より具体的には、キ
ャリーが補数キャリー伝搬用アダーを介して次の行の１
つ上位の桁へ伝搬される。その結果、キャリーの伝搬経
路を短縮することができ、演算時間を短縮することがで
きる。

【００１７】さらに、補数キャリーを第１段目の所定の
フルアダーに入力することにより、フルアダーの数を減
少することができ、全体構成を簡略化することができ
る。このため、チップに収容した際の回路の面積を減少
することができ、集積度を上昇することができる。

【００１８】

【実施例】以下、本発明の一実施例について、図面に基
づいて説明する。

【００１９】第１実施例の構成 図１は、第１実施例の構成図であり、補数用キャリー伝
搬用フルアダーＡＦＡを有している。すなわち、第１段
のフルアダー行の右端には補数用キャリー伝搬用フルア
ダーＡＦＡ１、第２段のフルアダー行の右端には補数用
キャリー伝搬用フルアダーＡＦＡ２，ＡＦＡ３、第３段
のフルアダー行の左端には補数用キャリー伝搬用フルア
ダーＡＦＡ４，ＡＦＡ５，ＡＦＡ６が設けられている。

【００２０】すなわち、第１段の右端フルアダーＦＡに
は、部分積演算回路ＰＡの１桁目（上述のブースのアル
ゴリズムを利用した式における２⁰ の項の演算結果にお
ける１桁目）の結果および補数用キャリーが２つの入力
端に入力され、出力端をそのまま乗算結果の１桁目Ｚ0
の出力とする。そして、加算により生じたキャリーを補
数伝搬用フルアダーＡＦＡ１に入力する。なお、この１
段目右端のフルアダーＦＡにはキャリーの入力はないた
め、キャリー入力端はアースしてある。

【００２１】２〜３段目においても補数用キャリーはそ
れぞれ前段からの加算結果を受け入れるフルアダーＦＡ
の１桁目の出力を受け入れるフルアダーＦＡに入力す
る。また、キャリールックアヘッド付きフルアダーＣＬ
Ａに５桁目の補数用キャリーを入力するために、１行分
のフルアダーＦＡ５を有している。

【００２２】そこで、補数伝搬用フルアダーＡＦＡ２〜
６にはキャリーと前段からの加算結果のみが入力され
る。そして、ここで生じたキャリーは他のフルアダーＦ
Ａと同様に１段下の１ビットシフトしたフルアダーＦＡ
に入力すればよいため、各段においてキャリーを桁方向
に伝搬する必要がなくなり、キャリーのワーストパスが
４つのフルアダーを経由するものとなり、演算時間を短
縮することができる。

【００２３】フルアダーの構成 ここで、フルアダーＦＡの構成例について、図２に基づ
いて説明する。フルアダーＦＡは３つの入力Ｘ，Ｙ，Ｃ
Ｉおよび２つの出力Ｓ，ＣＯを有しており、加算したい
２つのデータＸ，Ｙと前段からのキャリーＣＩが入力さ
れ、加算結果ＳおよびキャリーＣＯを出力する。

【００２４】そして、フルアダーＦＡは具体的には図２
（Ｂ）に示すような構成を有しており、インバータおよ
びＣＭＯＳからなっている。従って、入力Ｘ，Ｙ，Ｃ
Ｉ，出力Ｓ，ＣＯとして、次のように動作する。

【００２５】０，０，０→０，０；０，０，１→１，
０；０，１，１→０，１；１，１，１→１，１部分積演算回路の構成 一方、部分積演算回路ＰＡは図３に示す構成を有してい
る。すなわち、乗数Ｌより，Ｎ，Ｐ，Ｓ，Ｔ，Ｚの４つ
の信号を出力するブースデコーダ（図示せず）からの信
号および３つの入力ＳＤＩ，Ｘ，ＸＢを入力し、ＳＤ
Ｏ，ＰＰを出力する。ここで、上述のように、部分積演
算回路ＰＡは入力されるＬの値から（−２ｂn+2 ＋ｂn+
1 ＋ｂn ）を演算し、 −２ →１ビットシフトし減算 −１ →減算 ０ →０ １ →加算 ２ →１ビットシフトし加算 の動作が行われるように、Ｎ，Ｐ，Ｓ，Ｔ，Ｚの４つの
信号を出力する。そして、Ｎは正（ネガティブ）、Ｐは
負（ポジティブ）、Ｓはシフト、Ｔはスルー、Ｚはゼロ
を意味している。このため、ブースデコーダは上述の係
数の演算結果に応じて、 −２ →Ｎ＝１，Ｐ＝０，Ｓ＝１，Ｔ＝０，Ｚ＝０ −１ →Ｎ＝１，Ｐ＝０，Ｓ＝０，Ｔ＝１，Ｚ＝０ ０ →Ｎ＝０，Ｐ＝０，Ｓ＝０，Ｔ＝０，Ｚ＝１ １ →Ｎ＝０，Ｐ＝１，Ｓ＝０，Ｔ＝１，Ｚ＝０ ２ →Ｎ＝０，Ｐ＝１，Ｓ＝１，Ｔ＝０，Ｚ＝０ の信号を出力する。

【００２６】部分積演算回路は、具体的には、図３
（Ｂ）の構成を有しており、ＣＭＯＳおよびノアゲート
からなっている。従って、次のように動作する。

【００２７】−２→ＸＢの値をＳＤＤに出力し、ＳＤＩ
の値をＰＰに出力する。

【００２８】−１→ＸＢの値をＰＰに出力する。

【００２９】０→ＰＰに０を出力する。

【００３０】１→Ｘの値をＰＰに出力する。

【００３１】２→Ｘの値をＳＤＤに出力し、ＳＤＩの値
をＰＰに出力する。

【００３２】ここで、ＸＢは、Ｘを反転した値であり、
Ｘをインバータを介し出力することにより容易に得られ
る。そして、２補数で表された数同士の減算を行うため
には、一方の数を反転して加算すると共に１を加算しな
ければならない。そこで、この減算を行う数のＬＳＢに
対応するフルアダーＦＡに対し、補数用キャリーとして
１を入力することになる。また、シフトは、隣接する下
位側の部分積回路のＳＤＯからの出力をＰＰに出力する
ことによって達成している。このようにして、部分積を
求め、これをフルアダーＦＡにおいて順次加算すること
によって、ブースのアルゴリズムを利用した乗算を行う
ことができる。

【００３３】具体的接続構成例 次に、図４に、具体的な接続例を示す。このように各部
分積回路ＰＡは各段毎にブースデコーダからＮ，Ｐ，
Ｓ，Ｔ，Ｚが入力され、被乗数Ｍから各桁（ビット）ご
とのＸ（＝ａn ）、ＸＢ（＝ａn の反転）が入力されて
おり、下位側のＳＤＯが上位側のＳＤＩに接続され、Ｐ
Ｐが対応するフルアダーＦＡのＸに接続されている。フ
ルアダーＦＡは、Ｙに下位側のフルアダーＦＡの出力Ｓ
が接続され、キャリー入力端ＣＩには１ビット下位側前
段のＦＡのキャリー出力端ＣＯが接続されている。そこ
で、上述の部分積演算回路の動作が達成される。なお、
この図４においては、効率的な配置を達成するために図
１の各段を横にずらし全体として長方形配列している。
また、この図においては被乗数Ｍは下方から入力され、
上方に向けて演算が進むように記載されている。

【００３４】キャリールックアヘッド付きフルアダーの
構成 次に、最終段のアダーであるキャリールックアヘッド付
きフルアダーＣＬＡについて、図５に基づいて説明す
る。このように、第１段として各桁毎にキャリーと前段
のフルアダーＦＡからの出力を受け入れ、加算結果およ
びキャリーを出力する。そして、隣接する加算結果同士
（キャリーを含む）の加算を行う。このような加算を順
次行うことによって、トーナメント方式のように下位側
から演算結果が順次求まっていく。そこで、Ｘ＝ｌｏｇ
2 ｎ（ｎはビット数）で決定される段数Ｘ（Ｘは切り上
げにより決定される整数）でその演算が終了する。

【００３５】すなわち、加算部Ａにおいては、０，０場
合にのみ０（および反転出力１）を出力し、その他の場
合に１（および反転０）を出力する。一方、キャリーが
あるかないかはナンドゲートおよびノアゲートからなる
判定部Ｂにおいて判定する。判定部Ｂには２つの信号を
入力しておき、入力信号の状態に応じて１，１：１，
０：０，１：０，０の信号を出力する。そして、このよ
うな加算結果およびキャリーのあるなしの結果を隣接す
るもの同士順次加算することによって最終段における桁
方向のキャーリー伝搬を伴う加算を行い、最終的な乗算
結果を得ることができる。

【００３６】第２実施例の構成 図６に、第２実施例の構成を示す。この例においては、
補数キャリーを第１段のフルアダーＦＡ行の対応する桁
のもののキャリー入力端ＣＩに入力すると共に、キャリ
ールックアヘッド付きフルアダーＣＬＡをすべての桁に
まで延ばしている。これによれば、補数キャリー用フル
アダーＡＦＡを設けずに、キャリー伝搬経路を改善でき
る。すなわち、第１段目の乗数の部分積演算結果が減算
であるか否かによる補数キャリーは最下桁のフルアダー
ＦＡ１−１に入力する。そして、これによって、最下桁
の乗算結果は定まり、このキャリーも定まるため、これ
がキャリールックアヘッド付きフルアダーＣＬＡに入力
される。また、２桁目はそのままキャリールックアヘッ
ド付きフルアダーに入力され、ここで１桁目のキャリー
との加算が行われる。３桁目については第２段の部分積
演算結果による減算か否かについての補数キャリーの入
力の必要がある。そこで、１段めの３桁目のフルアダー
のキャリー入力端ＣＩに第２段の部分積演算結果に応じ
た補数キャリーを入力する。そして、第１段の５桁目、
７桁目、９桁目のフルアダーＦＡのキャリー入力端ＣＩ
に第３段、第４段、第５段の部分積演算回路の演算結果
に応じた補数キャリーを入力する。

【００３７】これによって、補数用キャリーを各段毎に
入力することなく、補数用キャリーを入力することがで
きる。また、本例によれば、上述の図２の例のように補
数用フルアダーＡＦＡが不要であるため、フルアダーの
数を少なくでき、各段におけるフルアダーの数をほぼ同
一とすることができる。このため、上述の図４に示した
ように長方形配列した場合に、長方形からはみ出すフル
アダーを最小限とでき、全体として面積を小さくするこ
とができる。

【００３８】

【発明の効果】以上説明したように、本発明に係る乗算
器によれば、補数用のキャリーの伝搬を通常のキャリー
と同様の経路で行うことができる。そこで、キャリー伝
搬の時間を短縮でき、乗算の高速化を図ることができ
る。

【図面の簡単な説明】

【図１】第１実施例の全体構成図。

【図２】フルアダーの構成図。

【図３】部分積演算回路の構成図。

【図４】各部の接続関係を示す構成図。

【図５】キャリールックアヘッド付きフルアダーの構成
図。

【図６】第２実施例の全体構成図。

【図７】従来例の全体構成図。

【符号の説明】

ＦＡ フルアダー ＰＡ 部分積演算回路 ＡＦＡ 補数キャリー用フルアダー

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 行列配置されたフルアダーを含み最終段
   においてキャリーを桁方向に伝搬するキャリーセーブ方
   式であって、２の補数同士の乗算を行う乗算器におい
   て、 減算時において各行の最下位フルアダー入力される補数
   用キャリーの入力によって生じるキャリーを伝搬するた
   めに、このキャリーを各行から次行へと順次伝搬する補
   数キャリー伝搬用アダーを前記行列配置されたフルアダ
   ーの各行の下位ビット側に設けたことを特徴とする乗算
   器。
2. 【請求項２】 行列配置されたフルアダーを含み最終段
   においてキャリーを桁方向に伝搬するキャリーセーブ方
   式であって、２の補数同士の乗算を行う乗算器におい
   て、 減算時において各行の最下位フルアダー入力されるべき
   補数用キャリーを、前記行列配置の１行目のフルアダー
   であって、前記各行の最下位フルアダーの桁位置に対応
   する桁位置に存在するフルアダーのキャリー入力端から
   入力することを特徴とする乗算器。