JPH03113632A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、加算、＠算機能を有するディジタル信号処理
装置に関する。

〔従来の技術〕

第２図に、この種のディジタル信号処理装置の従来例を
示す。

この装置は、全加算器１１と、この全加算器１１の被加
算入力端子１１ａ及び加算入力端子１１ｂに、それぞれ
入力される二つの信号値Ｓ、及びＳ２の内の一つＳ２を
入力し、１ビットの制御コードＣＩの値が「１」である
場合にＳ２を反転して出力する信号反転手段としてのエ
クスクルーシブ・オア回路（以下、’ＥＸ、０Ｒ１ｉ路
］という）１２とを備えている。また、この全加算器１
１のキャリー入力（桁上げ入力）端子１１ｃには、前述
した１ピントの制御コートＣＩが入力されるようになっ
ており、この制御コードＣ１が「１」の場合に、当該キ
ャリー入力が反転さるようになっている。

このような構成により、例えば、ｒ３＋ＩＪの計算を行
うには、「３」の２進数表示である「０Ｉｌｌの３ビッ
トの信号を被加算入力端子１１ａに順次入力するととも
に、加算入力端子１１ｂにｒｌ、即ちｒｏｏＩＪの３ビ
ットの信号を入力し、制御コードＣ１として「０」を用
いることにより、次のようにして行われていた。即ち、 ■、一番右側のピントの「１」とｒｌ、が入力されるが
、この場合には制御コードが「０」なので、入力の反転
は行われず、１＋１の計算が全加算器１１により行われ
る。この答えはｌ＋１＝１０と桁上げがあるので、桁上
げの「１」は次の加算に用いるべく待機させ（図示しな
いキャリー出力端子からキャリー出力として出力し）、
「０」のみを答えとして出力する。

０１次いで、２番目のピントの「ｌ」と「０」が入力さ
れる。この時キャリー入力端子１１ｃには、前述した桁
上げの「ＩＪが入力されているので、全加算器１１では
、ｒｌ十〇＋１＝１０Ｊの計算がなされ、最終的に、全
加算器の出力としてｒｌｏｏ、が得られる。

一方、ｒ３−ＩＪの計算を行うには、次のようにして行
う。即ち、 ■、一番右側のビットの「１」と「ＩＪが入ツノされる
が、この場合には制御コードが「１」なので加算入力の
反転が行われるとともに、キャリー入力として同一制御
コード「１」が入力され、全加算器１１では、１＋Ｏ＋
１＝１０の計算が行われる。この場合、桁上げがあるの
で、同様に桁上げの「ＩＪはキャリー出力として出力し
、「０」のみを答えとして出力する。

０３次に、２番目のビットの「１」と「ＯＪが入力され
る。同様に加算入力の反転が行われ、この時、キャリー
入力端子１’ｌｃには、前述した「１」が入力されてい
るので、全加算器１１では、１＋１＋１＝１１の計算が
行われ、出力としては「１」のみが出力される。

■、続いて、３番目のピントの「０」と「０」が入力さ
れる。同様に加算入力の反転が行われ、この時、キャリ
ー入力端子１１ｃには、前述した「１」が入力されてい
るので、全加算器１１では、０＋１＋１＝ｌＯの計算が
行われ、「０」が出力され、この場合、３ビットと３ビ
ットの計算を行っているので最上位の１は出力されず、
結果として、ｒｏ　１０Ｊが全加算器１１から出力され
る。

このようにして、制御コードＣ１として、「０」を与え
ることにより、信号値Ｓ１と３２の加算値ｒ３．＋Ｓｚ
Ｊが得られ、制御コードＣ１として「１」を与えること
により、ｒ３．−３２　Ｊが得られるようになっていた
。

〔発明が解決しようとする課題〕

しかしながら、上記従来例にあっては、１ビットの制御
コードＣ３で、二つの入力値Ｓ１．Ｓ２の加算・減算の
み制御しており、制御の自由度が小さいため、次のよう
な処理を行う場合に必然的にステップ数が多（なってい
た。

即ち、データストレージの値の内の１ビットの０／１を
判定し、これを反転してからデータストレージに戻すと
同時に、判定値によって二つの処理の内の一つを実行す
るという動作によって、二つの処理を交互に実行させよ
うとした場合、データストレージの値を判定した後に、
この結果によって、データストレージに対して一定値を
加算又は減算して、データストレージに戻すという手法
を採っていた。このため、高速処理を要求される場合に
は、充分な処理能力が発揮できないという不都合があっ
た。

〔発明の目的〕

本発明の目的は、かかる従来例の有する不都合を改善し
、加算・減算能力を維持しつつ、処理能力の向上を図り
得るディジタル信号処理装置を提供することにある。

〔課題を解決するための手段〕

本発明では、全加算器と、この全加算器に入力される二
つの信号値の内の一つを入力し必要に応じて１ビットの
制御コードにより反転せしめる信号反転手段とを備え、
１ビットの制御コードを同時に全加算器のキャリー入力
端子に入力して二入力の加算、減算を行うディジタル信
号処理装置において、前記１ビットの制御コードと他の
１ビットの制御コードとの論理積をキャリー入力端子に
入力するキャリー入力制御手段を全加算器に併設する等
の構成を採っている。これによって、前述した目的を達
成しようとするものである。

〔作　　用〕

データストレージの値を入力値Ｓ２とし、入力値Ｓ１を
「０」、制御コードＣ１を「１」１制御コードＣ２を「
０」とすることにより、全加算器１１の出力には、デー
タストレージの値を反転した値が得られる。このため、
この後に従来必要だった加減算による反転のステップを
省略することができ、処理の高速化が実現できる。

この場合、制御コードＣ２を「１」にしておけば、従来
例と同一の加減算動作をする。

〔発明の実施例〕

以下、本発明の一実施例を第１図に基づいて説明する。

ここで、前述した従来例と同一の構成部分については同
一の符号を用いるものとする。

この第１図に示す実施例は、前述した従来において、１
ビットの制御コードＣ５と異なる他の１ビットの制御コ
ードＣ２との論理積を前記キャリー入力端子１１ｃに入
力するキャリー入力制御手段としてのアンド回路１を全
加算器１１のキャリー入力端子の入力段に併設した点に
特徴を有する。

その他の構成は、前述した従来例と同一になっている。

この場合において、制御コードＣ２を「１」にしておけ
ば、従来例と同一の加減算動作をする。

また、データストレージの値を入力値Ｓ２とし、入力値
Ｓ１を「０」、制御コードＣ１を「１」。

制御コードＣ２を「０」とすることにより、全加算ｆａ
ｌｌの出力には、データストレージの値を反転した値が
得られる。このため、この後に従来必要だった加減算に
よる反転のステップを省略することができ、処理の高速
化が実現できる。

尚、上記実施例においては、信号判定手段としてＥｘ、
ＯＲ回路を、キャリー入力制御手段としてアンド回路を
使用する場合を例示したが、本発明はこれに限定される
ものではなく、所望の目的を達成し得るものであれば他
の論理回路により構成される場合であっても良い。

〔発明の効果〕

以上説明したように、本発明によると、信号反転手段に
入力される１ビットの制御コードと他の１ビットの制御
コードとの論理積をキャリー入力端子に入力するキャリ
ー入力制御手段を全加算器に併設したことから、上記実
施例で説明したように、制御コードの値を必要に応じて
「１」又は「０」に設定することにより、従来と同一の
加減算機能を維持しつつ、データストレージの値を直接
反転せしめることができ、処理の高速化による処理能力
の向上を図ることができるという従来にない優れたディ
ジタル信号処理装置を提供することができる。

また、特に、請求項２ないし３記載の発明にあっては、
回路構成が簡単であるという利点がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成をを示す説明図、第
２図は従来例の構成を示す説明図である。 １・・・・・・キャリー入力制御手段としてのアンド回
路、１１・・・・・・全加算器、ｌｌｃ・・・・・・キ
ャリー入力端子、１２・・・・・・信号反転手段として
のＥｘ、ＯＲ回路、Ｃ５・・・・・・　１ビットの制御
コード、Ｃ２・・・・・・他の１ビットの制御コード、
Ｓ、、Ｓ、・・・・・・入力信号。

Claims (3)

【特許請求の範囲】
1. （１）、全加算器と、この全加算器に入力される二つの
   信号値の内の一つを入力し必要に応じて１ビットの制御
   コードにより反転せしめる信号反転手段とを備え、前記
   １ビットの制御コードを同時に前記全加算器のキャリー
   入力端子に入力して前記二入力の加算、減算を行うディ
   ジタル信号処理装置において、 前記１ビットの制御コードと他の１ビットの制御コード
   との論理積を前記キャリー入力端子に入力するキャリー
   入力制御手段を設けるとともにこれを前記全加算器に併
   設したことを特徴とするディジタル信号処理装置。
2. （２）、前記キャリー入力制御手段が、アンド回路であ
   ることを特徴とした請求項１記載のディジタル信号処理
   装置。
3. （３）、前記信号反転手段が、エクスクルーシブ・オア
   回路であることを特徴とした請求項１記載のディジタル
   信号処理装置。