JPS62262537A - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JPS62262537A JPS62262537A JP10613886A JP10613886A JPS62262537A JP S62262537 A JPS62262537 A JP S62262537A JP 10613886 A JP10613886 A JP 10613886A JP 10613886 A JP10613886 A JP 10613886A JP S62262537 A JPS62262537 A JP S62262537A
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- 230000003287 optical effect Effects 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光通信の誤り検出回路に関する。特に、５Ｂ
ＧＢコードのランニングサムによる誤り検出を行う回路
に関するものである。
ＧＢコードのランニングサムによる誤り検出を行う回路
に関するものである。
本発明は、光通信の５Ｂ６Ｂコードのランニングサムに
よる誤り検出回路において、 ６ビ、ト並列処理で検出することにより、誤り検出回路
の構成素子の速度を落すことができるようにしたもので
ある。
よる誤り検出回路において、 ６ビ、ト並列処理で検出することにより、誤り検出回路
の構成素子の速度を落すことができるようにしたもので
ある。
第４図は従来例の誤り検出回路のブロック構成図である
。第４図において、１１はアップダウンカウンタ、１２
はオアゲート、１３は１ノ２分周器、Ｓ′は６Ｂシリア
ルデータ、Ｐは６シリアルデータ入力、ＣＬはクロック
信号、ＣＩ＋はクロック信号の入力、Ｕｌｌはアンプフ
ロー出力およびＯ８はオーバフロー出力である。。
。第４図において、１１はアップダウンカウンタ、１２
はオアゲート、１３は１ノ２分周器、Ｓ′は６Ｂシリア
ルデータ、Ｐは６シリアルデータ入力、ＣＬはクロック
信号、ＣＩ＋はクロック信号の入力、Ｕｌｌはアンプフ
ロー出力およびＯ８はオーバフロー出力である。。
従来誤り検出回路は、第４図に示すように６Ｂシリアル
データＳ′が「１」のときはカウントアンプし、「０」
のときはカウントダウンしてそのカウント値が「±３」
を越えたときはカウント値を「±３」に戻すとともにパ
ルス信号を１個出力しパルス信号が２個出たときに誤り
１個としていた。
データＳ′が「１」のときはカウントアンプし、「０」
のときはカウントダウンしてそのカウント値が「±３」
を越えたときはカウント値を「±３」に戻すとともにパ
ルス信号を１個出力しパルス信号が２個出たときに誤り
１個としていた。
しかし、このような従来例の誤り検出回路は、５Ｂ６Ｂ
変換されたシリアルデータそのままでカウントアツプま
たはカウントダウンする制御を行っているためにデータ
のビットレートが高くなったときに、高速素子を必要と
する欠点があった。
変換されたシリアルデータそのままでカウントアツプま
たはカウントダウンする制御を行っているためにデータ
のビットレートが高くなったときに、高速素子を必要と
する欠点があった。
本発明は上記の欠点を解決するもので、ビットレートが
高くても高速素子を必要としない誤り検出回路を提供す
ることを目的とする。
高くても高速素子を必要としない誤り検出回路を提供す
ることを目的とする。
本発明は、入力する５Ｂ６Ｂデータのランニングサムに
よる誤りを検出する誤り検出回路において、出力Ｙと次
段の入力Ｘとが縦続接続された第一〜第六の演算素子を
含み、この演算素子はそれぞれ別の入力Ｗおよび別の出
力Ｚを有し、入力Ｗに上記５Ｂ６Ｂパラレルデータがそ
れぞれ入力され、入力Ｗ、Ｘと出力Ｙ、Ｚとの間に ｜Ｘ＋２Ｗ−１｜≦３のとき、 Ｙ＝Ｘ＋２Ｗ−１、Ｚ＝Ｏ Ｘ＋２Ｗ−１＞３のとき、 Ｙ＝３、 Ｚ＝１ Ｘ＋２Ｗ−１＜３のとき、 Ｙ−一３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（Ｘ、〜Ｘ６）を有する第七の弱算素子の
六個の入力（Ｘ＋〜Ｘ６）に接続され、この第七の演算
素子は、入力Ｘ１〜Ｘ、と出力Ｙ。−Ｙ２との間に、 １”Ｘ、ｌ＝Ｏのとき、 Ｙｏ ＝１、ｙ、＝０、Ｙ、＝Ｏ Ｙｏ ＝０、Ｙ、 ＝＝１、Ｙ２ ＝ＯＹ０ ＝０、
Ｙ、＝Ｏ１Ｙ２ ＝１ なる関係を有し、上記第六の演算素子の出力Ｙの値を蓄
え上記第一の演算素子の入力Ｘに与える第一のレジスタ
と、上記第七の演算素子の出力Ｙ。
よる誤りを検出する誤り検出回路において、出力Ｙと次
段の入力Ｘとが縦続接続された第一〜第六の演算素子を
含み、この演算素子はそれぞれ別の入力Ｗおよび別の出
力Ｚを有し、入力Ｗに上記５Ｂ６Ｂパラレルデータがそ
れぞれ入力され、入力Ｗ、Ｘと出力Ｙ、Ｚとの間に ｜Ｘ＋２Ｗ−１｜≦３のとき、 Ｙ＝Ｘ＋２Ｗ−１、Ｚ＝Ｏ Ｘ＋２Ｗ−１＞３のとき、 Ｙ＝３、 Ｚ＝１ Ｘ＋２Ｗ−１＜３のとき、 Ｙ−一３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（Ｘ、〜Ｘ６）を有する第七の弱算素子の
六個の入力（Ｘ＋〜Ｘ６）に接続され、この第七の演算
素子は、入力Ｘ１〜Ｘ、と出力Ｙ。−Ｙ２との間に、 １”Ｘ、ｌ＝Ｏのとき、 Ｙｏ ＝１、ｙ、＝０、Ｙ、＝Ｏ Ｙｏ ＝０、Ｙ、 ＝＝１、Ｙ２ ＝ＯＹ０ ＝０、
Ｙ、＝Ｏ１Ｙ２ ＝１ なる関係を有し、上記第六の演算素子の出力Ｙの値を蓄
え上記第一の演算素子の入力Ｘに与える第一のレジスタ
と、上記第七の演算素子の出力Ｙ。
の値を蓄え上記第七の演算素子の入力Ｘ。に与える第二
のレジスタとを備え、上記第七の演算素子の出力Ｙ２が
ビット誤り検出端子に接続されたことを特徴とする。
のレジスタとを備え、上記第七の演算素子の出力Ｙ２が
ビット誤り検出端子に接続されたことを特徴とする。
入力する５Ｉ３６Ｂパラレルデータを入力Ｗに入力する
第一〜第六の演算素子および第一のレジスタで ｜Ｘ＋２Ｗ−１｜≦３のとき、 Ｙ＝Ｘ＋２Ｗ−１、Ｚ＝０、 Ｘ＋２Ｗ−１＞３のとき、 Ｙ＝３、２＝１ Ｘ＋２Ｗ−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる演算を行ってランニングサムを求める。次に第七の
演算素子および第二のレジスタでＹ、＝１、Ｙｌ−〇、
Ｙ２＝Ｏ Ｙ、＝０．Ｙ、＝１、Ｙ２＝。
第一〜第六の演算素子および第一のレジスタで ｜Ｘ＋２Ｗ−１｜≦３のとき、 Ｙ＝Ｘ＋２Ｗ−１、Ｚ＝０、 Ｘ＋２Ｗ−１＞３のとき、 Ｙ＝３、２＝１ Ｘ＋２Ｗ−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる演算を行ってランニングサムを求める。次に第七の
演算素子および第二のレジスタでＹ、＝１、Ｙｌ−〇、
Ｙ２＝Ｏ Ｙ、＝０．Ｙ、＝１、Ｙ２＝。
ｙ、＝Ｏ，ｙ、＝Ｏ１Ｙ２＝１
なる演算を行って出力Ｙ２からランニングサムによる誤
り検出出力を出力することにより、ビットレートが高く
ても高速素子を必要としない。
り検出出力を出力することにより、ビットレートが高く
ても高速素子を必要としない。
本発明の実施例について図面を参照して説明する。
第１図は本発明−実施例誤り検出回路のブロック構成図
である。第１図において、入力する６Ｂパラレルデーク
Ｓ、−Ｓ、が演算素子１〜６の入力Ｗにそれぞれ接続さ
れる。レジスタ７の出力Ｑ。
である。第１図において、入力する６Ｂパラレルデーク
Ｓ、−Ｓ、が演算素子１〜６の入力Ｗにそれぞれ接続さ
れる。レジスタ７の出力Ｑ。
からｌクロック前の値が演算素子１の入力Ｘに接続され
る。演算素子１〜６の入力Ｗと入力Ｙとの関係は、 ｜Ｘ＋２Ｗ−１｜≦３のときには、 ｙ＝ｘ＋２Ｗ−Ｌ Ｚ＝０ （Ｘ＋２Ｗ−１）＞３のときには、 Ｙ＝３、Ｚ＝１ （Ｘ＋２Ｗ−１）＜−３のときには、 Ｙ＝−３、Ｚ＝１ となっている。
る。演算素子１〜６の入力Ｗと入力Ｙとの関係は、 ｜Ｘ＋２Ｗ−１｜≦３のときには、 ｙ＝ｘ＋２Ｗ−Ｌ Ｚ＝０ （Ｘ＋２Ｗ−１）＞３のときには、 Ｙ＝３、Ｚ＝１ （Ｘ＋２Ｗ−１）＜−３のときには、 Ｙ＝−３、Ｚ＝１ となっている。
演算素子１では入力Ｘの値に対して入力Ｗの値で演算し
てランニングサムが求められる。演算素子ｌの出力Ｙか
らそのランニングサムが演算素子２の入力Ｘ２に接続さ
れる。演算素子２では入力Ｘの値に対して入力Ｗの値で
演算してランニングサムが求められる。演算素子２の出
力Ｙからそのランニングサムが演算素子３の入力Ｘに接
続される。
てランニングサムが求められる。演算素子ｌの出力Ｙか
らそのランニングサムが演算素子２の入力Ｘ２に接続さ
れる。演算素子２では入力Ｘの値に対して入力Ｗの値で
演算してランニングサムが求められる。演算素子２の出
力Ｙからそのランニングサムが演算素子３の入力Ｘに接
続される。
同様にして演算素子３〜６の出力Ｙからそれぞれへの入
力Ｗの６ＢパラレルデータＳ３〜Ｓ＆の値で演算してラ
ンニングサムを出力する。演算素子６の出力Ｙからその
ランニングサムがレジスタ７の入力り、に接続され、ク
ロ・ツク信号ＣＬが入力Ｃ７に接続される。レジスタ７
では６ＢパラレルデータＳのランニングサムが記憶され
る。
力Ｗの６ＢパラレルデータＳ３〜Ｓ＆の値で演算してラ
ンニングサムを出力する。演算素子６の出力Ｙからその
ランニングサムがレジスタ７の入力り、に接続され、ク
ロ・ツク信号ＣＬが入力Ｃ７に接続される。レジスタ７
では６ＢパラレルデータＳのランニングサムが記憶され
る。
一方演算素子１〜６の出力Ｚからランニングサム誤りが
演算素子８の入力Ｘ、〜Ｘ、に接続される。演算素子８
の入力Ｘ０〜Ｘ６と出力Ｙ０〜Ｙ２との関係は、 ビｘ、＝ｏのときには、 Ｙ、＝１、Ｙｌ ＝０、Ｙ２ ＝０ ｙ、＝ＯＳ Ｙ＋ ＝１、Ｙ２ ＝ＯＹ、＝Ｏ，Ｙ、
＝Ｏ１Ｙ２ ＝１ となっている。
演算素子８の入力Ｘ、〜Ｘ、に接続される。演算素子８
の入力Ｘ０〜Ｘ６と出力Ｙ０〜Ｙ２との関係は、 ビｘ、＝ｏのときには、 Ｙ、＝１、Ｙｌ ＝０、Ｙ２ ＝０ ｙ、＝ＯＳ Ｙ＋ ＝１、Ｙ２ ＝ＯＹ、＝Ｏ，Ｙ、
＝Ｏ１Ｙ２ ＝１ となっている。
演算素子８の出力Ｙ、の値はレジスタ９の入力り、に接
続され、またクロック信号ＣＬが入力Ｃ７に接続され出
力Ｙ１の値が記憶される。レジスタ９の出力Ｑ、から記
憶された出力Ｙ、の値が演算素子８の入力Ｘ０に接続さ
れる。演算素子８の出力Ｙ２から６ＢパラレルデータＳ
のビット誤りが検出される。
続され、またクロック信号ＣＬが入力Ｃ７に接続され出
力Ｙ１の値が記憶される。レジスタ９の出力Ｑ、から記
憶された出力Ｙ、の値が演算素子８の入力Ｘ０に接続さ
れる。演算素子８の出力Ｙ２から６ＢパラレルデータＳ
のビット誤りが検出される。
このような構成の誤り検出回路の動作について説明する
。６ＢパラレルデータＳ１〜Ｓ６が演算素子１〜６の入
力Ｗに入ると、演算素子１はレジスタ７の出力Ｑ、の１
クロツク前のランニングサムの値に対して入力Ｗの６Ｂ
パラレルデータＳ１の値で演算してランニングサムを出
力Ｙから出力する。演算素子２は演算素子１の出力Ｙの
値に対し入力Ｗの６ＢパラレルデータＳ２の値で演算し
てランニングサムを出力Ｙから出力する。同様にして演
算素子３〜６の出力Ｙから、それぞれへの入力Ｗの６Ｂ
パラレルデータＳ、、〜Ｓ、の値で演算してランニング
サムを出力する。演算素子６の出力Ｙは、６ビツトの６
ＢパラレルデータＳのランニングサムとなる。この出力
Ｙの値は、レジスタ７の入力Ｄ７に入り次の６Ｂパラレ
ルデータＳのランニングサムを求めるため記憶される。
。６ＢパラレルデータＳ１〜Ｓ６が演算素子１〜６の入
力Ｗに入ると、演算素子１はレジスタ７の出力Ｑ、の１
クロツク前のランニングサムの値に対して入力Ｗの６Ｂ
パラレルデータＳ１の値で演算してランニングサムを出
力Ｙから出力する。演算素子２は演算素子１の出力Ｙの
値に対し入力Ｗの６ＢパラレルデータＳ２の値で演算し
てランニングサムを出力Ｙから出力する。同様にして演
算素子３〜６の出力Ｙから、それぞれへの入力Ｗの６Ｂ
パラレルデータＳ、、〜Ｓ、の値で演算してランニング
サムを出力する。演算素子６の出力Ｙは、６ビツトの６
ＢパラレルデータＳのランニングサムとなる。この出力
Ｙの値は、レジスタ７の入力Ｄ７に入り次の６Ｂパラレ
ルデータＳのランニングサムを求めるため記憶される。
一方演算素子１〜６の出力Ｚからはランニングサム誤り
が検出される。５Ｂ６Ｂ変換されたデータのランニング
サムの値は通常ｒ−３ｊ〜「＋３」の間にあるため各演
算素子１〜６の出力Ｚはすべて「０」である。５Ｂ６Ｂ
データに１ビツトの誤りが発生すると、ランニングサム
の値が「±２」だけシフトするため演算素子１〜６の出
力Ｚの二つから値が「１」となるものが発生する。出力
Ｚの値が「１」となるのは１ビツトの誤りが発生した直
後とは限らず、６ＢパラレルデータＳの数回後となるこ
ともある。演算素子８はランニングサム誤り二つ以上を
１ビット誤りとし、ランニングサム一つの場合レジスタ
９に記憶して次の６ＢパラレレルデータＳのランニング
サム誤りとともに演算素子８で演算される。したがって
演算素子８の出力Ｙ２からは６ＢパラレルデータＳのビ
ット誤りが検出される。
が検出される。５Ｂ６Ｂ変換されたデータのランニング
サムの値は通常ｒ−３ｊ〜「＋３」の間にあるため各演
算素子１〜６の出力Ｚはすべて「０」である。５Ｂ６Ｂ
データに１ビツトの誤りが発生すると、ランニングサム
の値が「±２」だけシフトするため演算素子１〜６の出
力Ｚの二つから値が「１」となるものが発生する。出力
Ｚの値が「１」となるのは１ビツトの誤りが発生した直
後とは限らず、６ＢパラレルデータＳの数回後となるこ
ともある。演算素子８はランニングサム誤り二つ以上を
１ビット誤りとし、ランニングサム一つの場合レジスタ
９に記憶して次の６ＢパラレレルデータＳのランニング
サム誤りとともに演算素子８で演算される。したがって
演算素子８の出力Ｙ２からは６ＢパラレルデータＳのビ
ット誤りが検出される。
第２図は本発明の誤り検出回路の演算素子１〜６の詳細
図である。第１表は本発明の誤り検出回路の演算素子１
〜６のＸとＸ７との対応を示す。
図である。第１表は本発明の誤り検出回路の演算素子１
〜６のＸとＸ７との対応を示す。
第２表は本発明の誤り検出回路の演算素子１〜６のＹと
Ｙ７との対応を示す。第２図において、２１はノットゲ
ート、２２はアンドゲートおよび２３はオアゲートを示
す。
Ｙ７との対応を示す。第２図において、２１はノットゲ
ート、２２はアンドゲートおよび２３はオアゲートを示
す。
（以下本真余白）
第 １ 表
第 ２ 表
第３図は本発明の誤り検出回路の演算素子８の詳細図で
ある。第３表は本発明の誤り検出回路の演算素子８の全
加算器の真理値表である。第３図において、３１はノッ
トゲート、３２はアンドゲート、３３はオアゲートおよ
び３４は全加算器である。
ある。第３表は本発明の誤り検出回路の演算素子８の全
加算器の真理値表である。第３図において、３１はノッ
トゲート、３２はアンドゲート、３３はオアゲートおよ
び３４は全加算器である。
第 ３ 表
〔発明の効果〕
以上説明したように、本発明は、５Ｂ６Ｂ変換されたデ
ータのランニングサムによる誤り検出を６ビツト並列処
理で検出することにより、その検出回路の構成素子の処
理速度を落とすことができる優れた効果がある。
ータのランニングサムによる誤り検出を６ビツト並列処
理で検出することにより、その検出回路の構成素子の処
理速度を落とすことができる優れた効果がある。
第１図は本発明−実施例誤り検出回路のプロ。
り構成図。
第２図は本発明の誤り検出回路の演算素子１〜６の詳細
図。 第３図は本発明の誤り検出回路の演算素子８の詳細図。 第４図は従来例の誤り検出回路のブロック構成図。 １〜６．８・・・演算素子、７．９・・・レジスタ、１
１・・・アップダウンカウンタ、１２．２３．３３・・
・オアゲート、１３・・・１７２分周回路、２１．３１
・・・ノットゲート、２２．３２・・・アンドゲート、
３４・・・全加算器、Ｃ７、Ｃ１、Ｃ１１・・・クロッ
ク信号の入力、Ｃ１３、ＤＩ：ｌ・・・１７２分周回路
の入力、ＣＬ・・・クロック信号、Ｄ、 、Ｄ。 ・・・レジスタの入力、０１１・・・オーバフロー出力
、Ｐ・・・６Ｂシリアルデータの入力１、Ｃ７、Ｑ、・
・・レジスタの出力、Ｑｌｌ、Ｑ１０・・・１７２分周
回路の出力、Ｓ、Ｓｌ 〜Ｓ６・・・６Ｂパラレルデー
タ、Ｓ′・・・６Ｂシリアルデータ、Ｕｌｌ・・・アン
ダフロー出力、Ｗ、Ｘ、Ｘ、〜Ｘ６・・・演算素子の入
力、Ｙ、Ｙ、〜Ｙ２・・・演算素子の出力。
図。 第３図は本発明の誤り検出回路の演算素子８の詳細図。 第４図は従来例の誤り検出回路のブロック構成図。 １〜６．８・・・演算素子、７．９・・・レジスタ、１
１・・・アップダウンカウンタ、１２．２３．３３・・
・オアゲート、１３・・・１７２分周回路、２１．３１
・・・ノットゲート、２２．３２・・・アンドゲート、
３４・・・全加算器、Ｃ７、Ｃ１、Ｃ１１・・・クロッ
ク信号の入力、Ｃ１３、ＤＩ：ｌ・・・１７２分周回路
の入力、ＣＬ・・・クロック信号、Ｄ、 、Ｄ。 ・・・レジスタの入力、０１１・・・オーバフロー出力
、Ｐ・・・６Ｂシリアルデータの入力１、Ｃ７、Ｑ、・
・・レジスタの出力、Ｑｌｌ、Ｑ１０・・・１７２分周
回路の出力、Ｓ、Ｓｌ 〜Ｓ６・・・６Ｂパラレルデー
タ、Ｓ′・・・６Ｂシリアルデータ、Ｕｌｌ・・・アン
ダフロー出力、Ｗ、Ｘ、Ｘ、〜Ｘ６・・・演算素子の入
力、Ｙ、Ｙ、〜Ｙ２・・・演算素子の出力。
Claims (1)
- （１）入力する５Ｂ６Ｂデータのランニングサムによる
誤りを検出する誤り検出回路において、出力Ｙと次段の
入力Ｘとが縦続接続された第一〜第六の演算素子を含み
、 この演算素子はそれぞれ別の入力Ｗおよび別の出力Ｚを
有し、 入力Ｗに上記５Ｂ６Ｂパラレルデータがそれぞれ入力さ
れ、入力Ｗ、Ｘと出力Ｙ、Ｚとの間に｜Ｘ＋２Ｗ−１｜
≦３のとき、 Ｙ＝Ｘ＋２Ｗ−１、Ｚ＝０ Ｘ＋２Ｗ−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋２Ｗ−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（Ｘ＿０〜Ｘ＿６）を有する第七の演算素
子の六個の入力（Ｘ＿１〜Ｘ＿６）に接続され、 この第七の演算素子は、入力Ｘ＿１〜Ｘ＿６と出力Ｙ＿
０〜Ｙ＿２との間に、 Σ＾６＿ｎ＿＝＿０Ｘ＿ｎ＝０のとき、 Ｙ＿０＝１、Ｙ＿１＝０、Ｙ＿２＝０ Σ＾６＿ｎ＿＝＿０Ｘ＿ｎ＝１のとき、 Ｙ＿０＝０、Ｙ＿１＝１、Ｙ＿２＝０ Σ＾６＿ｎ＿＝＿０Ｘ＿ｎ≧２のとき、 Ｙ＿０＝０、Ｙ＿１＝０、Ｙ＿２＝１ なる関係を有し、 上記第六の演算素子の出力Ｙの値を蓄え上記第一の演算
素子の入力Ｘに与える第一のレジスタと、上記第七の演
算素子の出力Ｙ＿１の値を蓄え上記第七の演算素子の入
力Ｘ＿０に与える第二のレジスタと を備え、 上記第七の演算素子の出力Ｙ＿２がビット誤り検出端子
に接続されたことを特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10613886A JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10613886A JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262537A true JPS62262537A (ja) | 1987-11-14 |
| JPH0773256B2 JPH0773256B2 (ja) | 1995-08-02 |
Family
ID=14426013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10613886A Expired - Lifetime JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773256B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995002283A1 (en) * | 1993-07-09 | 1995-01-19 | Hewlett-Packard Company | Encoding data |
-
1986
- 1986-05-09 JP JP10613886A patent/JPH0773256B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995002283A1 (en) * | 1993-07-09 | 1995-01-19 | Hewlett-Packard Company | Encoding data |
| US5612694A (en) * | 1993-07-09 | 1997-03-18 | Hewlett-Packard Company | Encoding data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773256B2 (ja) | 1995-08-02 |
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