JPS6258751A - 極性切替回路 - Google Patents
極性切替回路Info
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- JPS6258751A JPS6258751A JP19731985A JP19731985A JPS6258751A JP S6258751 A JPS6258751 A JP S6258751A JP 19731985 A JP19731985 A JP 19731985A JP 19731985 A JP19731985 A JP 19731985A JP S6258751 A JPS6258751 A JP S6258751A
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- 238000000034 method Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ信号符号変換用の集積回路に利用され
る。特に、入力信号および出力信号の極性切替えに用い
られる極性切替回路に関する。
る。特に、入力信号および出力信号の極性切替えに用い
られる極性切替回路に関する。
本発明は、入力信号および出力信号の極性を切り替える
極性切替回路において、 出力側の極性切替部を最終段のフリップフロップ回路の
前に挿入し、極性選択信号に応じてこのフリップフロッ
プ回路のセットあるいはリセットを行う選択回路を備え
ることにより、 出力側の極性切替部でのデータ信号の遅延を解消し、ま
た従来のリセット信号による出力信号のリセットが極性
選択信号に対応することを確保できるようにしたもので
ある。
極性切替回路において、 出力側の極性切替部を最終段のフリップフロップ回路の
前に挿入し、極性選択信号に応じてこのフリップフロッ
プ回路のセットあるいはリセットを行う選択回路を備え
ることにより、 出力側の極性切替部でのデータ信号の遅延を解消し、ま
た従来のリセット信号による出力信号のリセットが極性
選択信号に対応することを確保できるようにしたもので
ある。
第3図は従来の極性切替回路を示すブロック構成図であ
る。
る。
第3図において、参照番号1は極性選択信号入力端子、
参照番号2はリセット信号入力端子、参照番号3はデー
タ信号入力端子、参照番号6はデータ信号出力端子、参
照番号7はクロック信号出力端子である。
参照番号2はリセット信号入力端子、参照番号3はデー
タ信号入力端子、参照番号6はデータ信号出力端子、参
照番号7はクロック信号出力端子である。
データ信号入力端子3のデータ信号は極性切替部11に
入力され、極性選択信号入力端子1の極性選択信号によ
り極性が制御されて信号処理部12に送出される。信号
処理部12では処理されたデータ信号4および抽出され
たクロック信号5がフリップフロップ回路14に送出さ
れる。フリップフロップ回路14の出力は極性切替部1
3に入力し、極性選択信号により極性が制御されてデー
タ信号出力端子4に送出される。リセット信号入力端子
2のリセット信号はフリップフロップ回路14のリセッ
ト信号に入力される。
入力され、極性選択信号入力端子1の極性選択信号によ
り極性が制御されて信号処理部12に送出される。信号
処理部12では処理されたデータ信号4および抽出され
たクロック信号5がフリップフロップ回路14に送出さ
れる。フリップフロップ回路14の出力は極性切替部1
3に入力し、極性選択信号により極性が制御されてデー
タ信号出力端子4に送出される。リセット信号入力端子
2のリセット信号はフリップフロップ回路14のリセッ
ト信号に入力される。
ところが、このような従来の極性切替回路では、出力側
の極性切替部13が最終段のフリップフロップ回路14
のあとに接続されているために、データ信号出力端子6
のデータ信号がクロック信号出力端子7のクロック信号
に対して、極性切替部13を通過した分だけ遅延する欠
点があった。特に、ビットレートの高い信号を扱う場合
にはこの遅延時間差を無視することができないなどの問
題点があった。
の極性切替部13が最終段のフリップフロップ回路14
のあとに接続されているために、データ信号出力端子6
のデータ信号がクロック信号出力端子7のクロック信号
に対して、極性切替部13を通過した分だけ遅延する欠
点があった。特に、ビットレートの高い信号を扱う場合
にはこの遅延時間差を無視することができないなどの問
題点があった。
本発明は、このような従来の問題点を解決するもので、
極性切替回路を通過したデータ信号と抽出されたクロッ
ク信号との遅延時間差を解消できる極性切替回路を提供
することを目的とする。
極性切替回路を通過したデータ信号と抽出されたクロッ
ク信号との遅延時間差を解消できる極性切替回路を提供
することを目的とする。
本発明は、極性選択信号により入力信号の極性を切り替
える第一の極性切替部と、この第一の極性切替部の出力
信号を処理する信号処理部と、この信号処理部の出力信
号をリセット信号によりその極性を固定するフリップフ
ロップ回路および上記極性選択信号によりその極性を切
り替える第二の極性切替部とを備えた極性切替回路にお
いて、上記信号処理部の出力信号は上記第二の極性切替
部を介して上記フリップフロップ回路に人力する構成で
あり、上記リセット信号および上記極性選択信号を入力
し、上記フリップフロップ回路をセントあるいはリセッ
トする選択回路を設けたことを特徴とする。
える第一の極性切替部と、この第一の極性切替部の出力
信号を処理する信号処理部と、この信号処理部の出力信
号をリセット信号によりその極性を固定するフリップフ
ロップ回路および上記極性選択信号によりその極性を切
り替える第二の極性切替部とを備えた極性切替回路にお
いて、上記信号処理部の出力信号は上記第二の極性切替
部を介して上記フリップフロップ回路に人力する構成で
あり、上記リセット信号および上記極性選択信号を入力
し、上記フリップフロップ回路をセントあるいはリセッ
トする選択回路を設けたことを特徴とする。
本発明は、出力側の極性切替部を最終段のフリップフロ
ップ回路の前に挿入することにより、出力データ信号と
クロック信号との遅延時間差を解消することができる。
ップ回路の前に挿入することにより、出力データ信号と
クロック信号との遅延時間差を解消することができる。
しかし、このような構成においても従来の極性切替回路
のように、フリップフロップ回路をリセットしても、デ
ータ信号出力端子に取り出されるデータ信号の極性は極
性選択信号に従って変えられなければならない。したが
って、極性選択信号およびリセット信号を入力し、フリ
ップフロップ回路のセントあるいはリセットを制御する
選択回路を設けることにより、データ信号出力端子に取
り出されるデータ信号の極性を極性選択信号に対応させ
ることができる。
のように、フリップフロップ回路をリセットしても、デ
ータ信号出力端子に取り出されるデータ信号の極性は極
性選択信号に従って変えられなければならない。したが
って、極性選択信号およびリセット信号を入力し、フリ
ップフロップ回路のセントあるいはリセットを制御する
選択回路を設けることにより、データ信号出力端子に取
り出されるデータ信号の極性を極性選択信号に対応させ
ることができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第1図は、本発明の一実施例を示すブロック構成図であ
る。第1図において、参照番号1は極性選択信号入力端
子、参照番号2はリセット信号入力端子、参照番号3は
データ信号入力端子、参照番号6はデータ信号出力端子
、参照番号7はクロック信号出力端子である。
る。第1図において、参照番号1は極性選択信号入力端
子、参照番号2はリセット信号入力端子、参照番号3は
データ信号入力端子、参照番号6はデータ信号出力端子
、参照番号7はクロック信号出力端子である。
データ信号入力端子3のデータ信号は極性切替部■1を
介して信号処理部12に入力され、信号処理部12から
処理されたデータ信号4が極性切替部13を介してフリ
ップフロップ回路14に、抽出されたクロック信号5が
フリップフロップ回路14およびクロック信号出力端子
7に出力される。フリップフロップ回路14の出力がデ
ータ信号出力端子6に接続される。一方、極性選択信号
入力端子1の極性選択信号は極性切替部11.13およ
び選択回路工5に人力し、リセット信号入力端子2のリ
セット信号は選択回路15に入力する。選択回路15の
出力はそれぞれフリップフロップ回路14のセット端子
Sおよびリセット端子Rに接続される。
介して信号処理部12に入力され、信号処理部12から
処理されたデータ信号4が極性切替部13を介してフリ
ップフロップ回路14に、抽出されたクロック信号5が
フリップフロップ回路14およびクロック信号出力端子
7に出力される。フリップフロップ回路14の出力がデ
ータ信号出力端子6に接続される。一方、極性選択信号
入力端子1の極性選択信号は極性切替部11.13およ
び選択回路工5に人力し、リセット信号入力端子2のリ
セット信号は選択回路15に入力する。選択回路15の
出力はそれぞれフリップフロップ回路14のセット端子
Sおよびリセット端子Rに接続される。
本発明回路の動作については、第2図を参照して詳細に
説明する。
説明する。
第2図は、本発明極性選択回路に用いられる極性切替部
および選択回路の一実施例を示す回路図である。第2図
において、選択回路15は極性選択信号入力端子Iの極
性選択信号、およびリセ・7ト信号入力端子2のリセッ
ト信号を入力し、出力がフリップフロップ回路14のセ
ット端子Sに接続されるOR回路ict、NOT回路I
C2を介した極性選択信号1の反転信号およびリセット
信号を入力し、出力がフリップフロップ回路I4のリセ
ット端子Rに接続されるOR回路TC3により構成され
、極性切替部13は極性選択信号およびデータ信号4を
入力し、出力がフリップフロップ回路14のD端子に接
続されるエクスクル−シブOR回路rc4により構成さ
れる。
および選択回路の一実施例を示す回路図である。第2図
において、選択回路15は極性選択信号入力端子Iの極
性選択信号、およびリセ・7ト信号入力端子2のリセッ
ト信号を入力し、出力がフリップフロップ回路14のセ
ット端子Sに接続されるOR回路ict、NOT回路I
C2を介した極性選択信号1の反転信号およびリセット
信号を入力し、出力がフリップフロップ回路I4のリセ
ット端子Rに接続されるOR回路TC3により構成され
、極性切替部13は極性選択信号およびデータ信号4を
入力し、出力がフリップフロップ回路14のD端子に接
続されるエクスクル−シブOR回路rc4により構成さ
れる。
フリップフロップ回路14はローレベルの信号でセット
あるいはリセットされるようになっている。
あるいはリセットされるようになっている。
極性選択信号入力端子1からローレベルの極性選択信号
、およびリセット信号入力端子2がらハイレベルのリセ
ット信号が入力された場合には、極性切替部11.13
の入出力が同じ極性になり、フリップフロップ回路14
の出力はデータ信号4と同じ極性になるので、データ信
号出力端子6にはデータ信号入力端子3のデータ信号と
同じ極性の信号が出力される。このとき、選択回路15
の各出力はともにハイレベルになっているので、フリッ
プフロップ回路14はセットもリセットもされない状態
である。
、およびリセット信号入力端子2がらハイレベルのリセ
ット信号が入力された場合には、極性切替部11.13
の入出力が同じ極性になり、フリップフロップ回路14
の出力はデータ信号4と同じ極性になるので、データ信
号出力端子6にはデータ信号入力端子3のデータ信号と
同じ極性の信号が出力される。このとき、選択回路15
の各出力はともにハイレベルになっているので、フリッ
プフロップ回路14はセットもリセットもされない状態
である。
次に極性選択信号をハイレベルにすると、極性切替部1
1.13のそれぞれで入出力の極性が反転し、信号処理
部12では極性が反転したデータ信号を処理し、データ
信号出力端子6にはデータ信号入力端子3のデータ信号
と同じ極性の信号が出力される。このときも同様に選択
回路15の各出力はともにハイレベルになっているので
、フリップフロップ回路14はセントもりセントもされ
ない状態である。
1.13のそれぞれで入出力の極性が反転し、信号処理
部12では極性が反転したデータ信号を処理し、データ
信号出力端子6にはデータ信号入力端子3のデータ信号
と同じ極性の信号が出力される。このときも同様に選択
回路15の各出力はともにハイレベルになっているので
、フリップフロップ回路14はセントもりセントもされ
ない状態である。
ここで、リセット信号をローレベルにすると、極性選択
信号がローレベルのときにはフリップフロップ回路14
のセット端子Sがローレベルになるので、フリップフロ
ップ回路14の出力はハイレベルに固定され、したがっ
てデータ信号出力端子6の信号をハイレベルにすること
ができる。極性選択信号がハイレベルのときには、フリ
ップフロップ回路14のリセット端子Rがローレベルに
なるので、フリップフロップ回路14の出力はローレベ
ルに固定され、したがってデータ信号出力端子6の信号
をローレベルにすることができる。
信号がローレベルのときにはフリップフロップ回路14
のセット端子Sがローレベルになるので、フリップフロ
ップ回路14の出力はハイレベルに固定され、したがっ
てデータ信号出力端子6の信号をハイレベルにすること
ができる。極性選択信号がハイレベルのときには、フリ
ップフロップ回路14のリセット端子Rがローレベルに
なるので、フリップフロップ回路14の出力はローレベ
ルに固定され、したがってデータ信号出力端子6の信号
をローレベルにすることができる。
本発明は、以上説明したように、信号処理部で抽出され
たクロック信号と極性切替部を通過したデータ信号との
遅延時間差を解消することができ、したがってビットレ
ートの高い信号を扱う場合でも支障なく本発明極性選択
回路を用いることができる効果がある。
たクロック信号と極性切替部を通過したデータ信号との
遅延時間差を解消することができ、したがってビットレ
ートの高い信号を扱う場合でも支障なく本発明極性選択
回路を用いることができる効果がある。
第1図は本発明の一実施例を示すブロック構成図。
第2図は本発明実施例回路の要部回路図。
第3図は従来例極性切替回路のブロック構成図。
l・・・極性選択信号入力端子、2・・・リセット信号
入力端子、3・・・データ信号入力端子、4・・・デー
タ信号、5・・・クロック信号、6・・・データ信号出
力端子、7・・・クロック信号出力端子、11.13・
・・極性切替部、12・・・信号処理部、14・・・フ
リップフロップ回路、15・・・選択回路。
入力端子、3・・・データ信号入力端子、4・・・デー
タ信号、5・・・クロック信号、6・・・データ信号出
力端子、7・・・クロック信号出力端子、11.13・
・・極性切替部、12・・・信号処理部、14・・・フ
リップフロップ回路、15・・・選択回路。
Claims (1)
- (1)極性選択信号により入力信号の極性を切り替える
第一の極性切替部と、 この第一の極性切替部の出力信号を処理する信号処理部
と、 この信号処理部の出力信号をリセット信号によりその極
性を固定するフリップフロップ回路および上記極性選択
信号によりその極性を切り替える第二の極性切替部と を備えた極性切替回路において、 上記信号処理部の出力信号は上記第二の極性切替部を介
して上記フリップフロップ回路に入力する構成であり、 上記リセット信号および上記極性選択信号を入力し、上
記フリップフロップ回路をセットあるいはリセットする
選択回路を設けた ことを特徴とする極性切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258751A true JPS6258751A (ja) | 1987-03-14 |
| JPH0564902B2 JPH0564902B2 (ja) | 1993-09-16 |
Family
ID=16372477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19731985A Granted JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258751A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528614A (en) * | 1978-08-21 | 1980-02-29 | Fujitsu Ltd | Data demodulation system |
-
1985
- 1985-09-06 JP JP19731985A patent/JPS6258751A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528614A (en) * | 1978-08-21 | 1980-02-29 | Fujitsu Ltd | Data demodulation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564902B2 (ja) | 1993-09-16 |
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