JPH0443427A - 算術論理演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は算術論理演算器に関し、特に半導体集積回路内
に作成される算術論理演算器に関する。

〔従来の技術〕

２つのＮビット（Ｎは１以上の整数）の２進数人力Ｘ及
びＹに対して、これらの加算２減算（以下では、単に減
算というときは、Ｘ−Ｙの結果を指すものとする）、絶
対値減算（以下では、絶対値減算とは、Ｘ−Ｙの結果の
絶対値を指すものとする）等の算術演算、あるいは論理
和、論理積。

排他的論理和等の論理演算を行なう算術論理演算器の従
来技術の一例を第２図に示す。

同図において、２６．０．２６１はデータ入力端子であ
り、２８０は制御信号入力端子であり、２７０〜２７２
は桁上げ信号入力端子であり、２９０は演算結果出力端
子である。また、２１０，２１１はＮビット加算器であ
り、２２０，２２１はＮビット入力データに対して各ビ
ットの反転信号を出力する反転器であり、２５０〜２５
２は複数の入力データに対してこれら入力データの内の
いずれかを制御信号によ−って制御されて出力する選択
器であり、２４０は２つの入力データに対して対応する
各ビットの論理和、論理積、排他的論理和等の論理演算
を行ないこれらの内のいずれかを制御信号によって制御
されて出力する論理演算器である。今、データ入力端子
２６０，２６１にはデータＸ、データＹがそれぞれ入力
され、制御信号入力端子２８０には制御信号ＣＮＴが入
力され、桁上げ信号入力端子２７０，２７１．２７２に
はそれぞれ数値“０″、“１°′、“１パが入力され、
演算結果出力端子２９０には演算結果の出力データＯＵ
Ｔが出力されるものとする。

この算術論理演算器を用いて論理演算を行なうとき、選
択器２５０が論理演算器２４０の出力データを選択する
ことによって、演算結果出力端子２９０には論理演算結
果が出力される。

加算を行なうときは、選択器２５１がＸを選択して加算
器２１０への入力データをＸとＹとし、また、選択器２
５２が数値゛０°°を選択して、これを加算器２１０の
最下位桁への桁上げ入力信号とすることにより、加算器
２１０の出力データはＸとＹとの加算結果となる。従っ
て、選択器２５０がこの加算器２１０の出力データを選
択することによって、演算結果出力端子２９０には加算
結果が出力される。

また、加算器２１１への入力データは、Ｘと、Ｙの各ビ
ット反転した数（１の補数）となっており、最下位桁へ
の桁上げ信号入力は“１°°となっている。つまり、加
算器２１１は、Ｘと、Ｙの１の補数と、“１″との加算
を行なっているので、加算器２１１の出力データは、Ｘ
を被減数としＹを減数とした減算結果である。従って、
減算を行なうときは、選択器２５０が加算器２１１の出
力データを選択することによって、演算結果出力端子２
９０には減算結果が出力される。

次に、絶対値減算は、Ｘを被減数としＹを減数とした減
算結果と、Ｘを減数としＹを被減数とした減算結果の内
、正の数を選択すれば絶対値減算結果を得ることが出来
る。従って、絶対値減算を行なうときは、選択器２５１
がＸの反転（反転器２２０の出力データ）を選択して、
加算器２１０への入力データをＸの１の補数とＹとし、
選択器２５２が°”１′°を選択して、これを最下位桁
への桁上げ入力信号とすることにより、加算器２１０の
出力データは、Ｘを減数としＹを被減数とした減算結果
となる。この加算器２１０の出力データと加算器２１１
の出力データ（前述したように加算器２１１の出力デー
タは、Ｘを被減数としＹを減数とした減算結果である）
との内、最上位ビット（符号ビット）が“０°゛の方を
選択器２５０により選択することによって、演算結果出
力端子２９０には絶対値減算結果が出力される。

〔発明が解決しようとする課題〕

上述した従来の算術論理演算器において、クリティカル
パスとなるのは、桁上げ信号伝播を生ずる加算器を含む
経路である。つまり、加算器２１０あるいは加算器２１
１を含む経路である。また、選択器２５１に入力される
制御信号ＣＮＴは、Ｎビット分の論理ゲートを駆動しな
ければならない。これは、Ｎが大きいときには遅延時間
を増大させる大きな要因となる。従って、クリティカル
パスは、制御信号入力端子２８〇−選択器２５１−加算
器２１〇−選択器２５０を通る経路である。また通常、
制御信号ＣＮＴは、ある命令を復号器に入力して得られ
る。この場合には、復号器のゲート段数もクリティカル
パスの経路に含まれることになる。ところが、もう一方
の加算器２１１を含む経路で、遅延時間が最大となるの
は、データ入力端子２６１−反転器２２１−加算器２１
１−！ｌｌ雑器２５０通る経路である。ここで、入力デ
ータＹが駆動する論理ゲート段数は高々数段で固定値で
あり、また、反転器２２１の論理ゲート段数は１段と少
ないものである。復号器が存在する場合でも、この経路
の遅延時間には影響しない。

従って、選択器２５１が存在することが、高速化への大
きな妨げとなっている。

〔課題を解決するための手段〕

本発明の算術論理演算器は、第１の入力データと第２の
入力データに対して種々の算術演算及び論理演算を行な
う算術論理演算器において、少なくとも、前記第１の入
力データと前記第２の入力データとの加算を行なう加算
器と、前記第１の入力データを被減数とし前記第２の入
力データを減数とする第１の減算器と、前記第１の入力
データを減数とし前記第２の入力データを被減数とする
第２の減算器とを備え、前記加算器の出力データと前記
第１の減算器の出力データと前記第２の減算器の出力デ
ータとを入力とし指定された算術演算の種類に対応して
入力のいずれかを選択して出力する選択器を有している
。

〔作用〕

本発明による算術論理演算器では、入力データＸとＹの
加算を行なう加算器と、Ｘを被減数としＹを減数とした
第１の減算器と、Ｘを減数としＹを被減数とした第２の
減算器とを備えている。このため、加算、減算、絶対値
減算のいずれの演算を行なう場合でも、加算器、あるい
は減算器の前段に選択器を置く必要がない。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。１６０
，１６１はデータ入力端子であり、１８０は制御信号入
力端子であり、１７０〜１７２は桁上げ信号入力端子で
あり、１９０は演算結果出力端子である。１１０〜１１
２は加算器であり、１２１，１２２はＮビットの入力デ
ータに対して各ビットの反転信号を出力する反転器であ
り、１５０は複数の入力データに対して、この入力デー
タの内のいずれかを制御信号によって制御されて出力す
る選択器であり、１４０は２つの入力データに対して、
対応する各ビットの論理和、論理積、排他的論理和等の
論理演算を行ない、これらの内のいずれかを制御信号に
よって制御されて出力する論理演算器である。ここで、
加算器１１０は特許請求項に示した加算器に相当し、１
３１は加算器１１１と反転器１２１とによって構成され
た特許請求項に示した第１の減算器に相当し、１３２は
加算器１１２と反転器１２２とによって構成された特許
請求項に示した第２の減算器に相当する。

今、データ入力端子１６０にはデータＸが入力され、デ
ータ入力端子１６１にはデータＹが入力され、制御信号
入力端子１８０には制御信号ＣＮＴが入力され、桁上げ
信号入力端子１７０，１７１．１７２にはそれぞれ数値
“０°’、”１°′。

°１″′が入力され、演算結果出力端子１９０には演算
結果の出力データＯＵＴが出力されるものとする。

続いて、第１図に示した算術論理演算器の動作について
説明する。

論理演算を行なうときは、従来例と同様にして、選択器
１５０が論理演算器１４０の出力データを選択すること
によって、演算結果出力端子１９０には論理演算結果が
出力データＯＵＴとして出力される。

加算器１１０への入力データはＸとＹとなっており、最
下位桁への桁上げ入力信号は“０°°となっているので
、加算器１１０の出力データはＸとＹの加算結果である
。従って、加算を行なうときは、選択器１５０が加算器
１１０の出力データを選択することによって、演算結果
出力端子１９０には加算結果が出力データ０ＬＩＴとし
て出力される。

加算器１１１への入力データは、Ｘと、Ｙの各ビットを
反転した数（１の補数）となっており、最下位桁への桁
上げ入力信号は°°１゛′となっているので、加算器１
１１の出力データは、Ｘを被減数としＹを減数とした減
算結果である。従って、減算を行なうときは、選択器１
５０が加算器１１１の出力データを選択することによっ
て、演算結果出力端子１９０には減算結果が出力データ
ＯＵ′「とじて出力される。

また、加算器１１２への入力データは、Ｘの各ビットを
反転した数（１の補数〉とＹとなっており、最下位桁へ
の桁上げ入力信号は１″となっているので、加算器１１
２の出力データは、Ｘを減数としＹを被減数とした減算
結果である。従って、絶対値減算を行なうときは、加算
器１１１と加算器１１２との出力データの内、最上位ビ
ット（符号ビット）が′″０″の方を選択器１５０によ
り選択することによって、演算結果出力端子１９０には
絶対値減算結果が出力データＯＵＴとして出力される。

〔発明の効果〕

以上説明したように本発明による算術論理演算器は、従
来の算術論理演算器において、クリティカルパス中の大
きな一要素となっていた部分を排除することが可能であ
るため、従来よりも高速動作が可能である。

１．２６０，２６１・・・データ入力端子、１８ｏ。

２８０・・・制御信号入力端子、１７０〜１７２，２７
０〜２７２・・・桁上げ信号入力端子、１９０．２９０
・・・演算結果出力端子。

Claims (1)

【特許請求の範囲】
1. 第１の入力データと第２の入力データに対して種々の算
   術演算及び論理演算を行なう算術論理演算器において、
   少なくとも、前記第１の入力データと前記第２の入力デ
   ータとの加算を行なう加算器と、前記第１の入力データ
   を被減数とし前記第２の入力データを減数とする第１の
   減算器と、前記第１の入力データを減数とし前記第２の
   入力データを被減数とする第２の減算器とを備え、前記
   加算器の出力データと前記第１の減算器の出力データと
   前記第２の減算器の出力データとを入力とし指定された
   算術演算の種類に対応して入力のいずれかを選択して出
   力する選択器を有することを特徴とする算術論理演算器
   。