JPH05250400A - 差分絶対値演算回路 - Google Patents
差分絶対値演算回路Info
- Publication number
- JPH05250400A JPH05250400A JP4048161A JP4816192A JPH05250400A JP H05250400 A JPH05250400 A JP H05250400A JP 4048161 A JP4048161 A JP 4048161A JP 4816192 A JP4816192 A JP 4816192A JP H05250400 A JPH05250400 A JP H05250400A
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- JP
- Japan
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- subtractor
- absolute value
- sign bit
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 高速な処理が実現できる差分絶対値演算回路
を得る。 【構成】 図１に示すように、２つのオペランドＡ，Ｂ
をそれぞれ入力する加減算器をパラレルに２個用意し、
得られた２つのデータの一方を選択して出力するセレク
タを備える。
を得る。 【構成】 図１に示すように、２つのオペランドＡ，Ｂ
をそれぞれ入力する加減算器をパラレルに２個用意し、
得られた２つのデータの一方を選択して出力するセレク
タを備える。
Description
【０００１】
【産業上の利用分野】この発明は、２つのオペランドの
差分絶対値を高速に処理する差分絶対値演算回路に関す
るものである。
差分絶対値を高速に処理する差分絶対値演算回路に関す
るものである。
【０００２】
【従来の技術】図２は従来の差分絶対値演算回路を示す
回路図である。図において、１，２は２つのオペランド
Ａ，Ｂの入力端子、３は差分絶対値の演算結果を出力す
る出力端子、４は２つのオペランドＡ，Ｂの差を演算す
る加減算器、７は４で得られた差分データを反転するイ
ンバータ回路、８は７で得られた反転データに１を加え
るインクリメンタ、６は４で得られた差分データと８で
得られたデータとを４で得られた差分データの符号ビッ
トによってどちらかを出力するセレクタである。
回路図である。図において、１，２は２つのオペランド
Ａ，Ｂの入力端子、３は差分絶対値の演算結果を出力す
る出力端子、４は２つのオペランドＡ，Ｂの差を演算す
る加減算器、７は４で得られた差分データを反転するイ
ンバータ回路、８は７で得られた反転データに１を加え
るインクリメンタ、６は４で得られた差分データと８で
得られたデータとを４で得られた差分データの符号ビッ
トによってどちらかを出力するセレクタである。
【０００３】次に動作について説明する。入力端子１に
オペランドＡが、入力端子２にオペランドＢが入力され
ると、加減算器４では（Ａ−Ｂ）が演算されて出力され
る。この演算結果がインバータ回路７によって反転され
て反転（Ａ−Ｂ）が出力される。これがインクリメンタ
８によって（＋１）されるので反転（Ａ−Ｂ）＋１が出
力される。セレクタ６では加減算器４の出力データの符
号ビットによって、すなわち符号ビットが０（Ａ−Ｂ≧
０のとき）のときには加減算器４の出力データ（Ａ−
Ｂ）を、符号ビットが１（Ａ−Ｂ＜０のとき）のときに
はインクリメンタ８の出力データ反転（Ａ−Ｂ）＋１を
出力する。以上より、出力端子３には必らず０または正
の値が出力され、絶対値演算となる。
オペランドＡが、入力端子２にオペランドＢが入力され
ると、加減算器４では（Ａ−Ｂ）が演算されて出力され
る。この演算結果がインバータ回路７によって反転され
て反転（Ａ−Ｂ）が出力される。これがインクリメンタ
８によって（＋１）されるので反転（Ａ−Ｂ）＋１が出
力される。セレクタ６では加減算器４の出力データの符
号ビットによって、すなわち符号ビットが０（Ａ−Ｂ≧
０のとき）のときには加減算器４の出力データ（Ａ−
Ｂ）を、符号ビットが１（Ａ−Ｂ＜０のとき）のときに
はインクリメンタ８の出力データ反転（Ａ−Ｂ）＋１を
出力する。以上より、出力端子３には必らず０または正
の値が出力され、絶対値演算となる。
【０００４】
【発明が解決しようとする課題】従来の差分絶対値演算
回路は以上のように構成されているので、加減算器で処
理した後にインクリメンタで処理しなければならず、演
算時間が遅くなるという問題点があった。
回路は以上のように構成されているので、加減算器で処
理した後にインクリメンタで処理しなければならず、演
算時間が遅くなるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、高速に差分絶対値を処理できる
差分絶対値演算回路を得ることを目的とする。
ためになされたもので、高速に差分絶対値を処理できる
差分絶対値演算回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る差分絶対
値演算回路は、２つのオペランドＡ，Ｂをそれぞれ入力
する加減算器をパラレルに２個用意し、得られた２つの
データをセレクタにより、一方を選択して出力するもの
である。
値演算回路は、２つのオペランドＡ，Ｂをそれぞれ入力
する加減算器をパラレルに２個用意し、得られた２つの
データをセレクタにより、一方を選択して出力するもの
である。
【０００７】
【作用】この発明における差分絶対値演算回路は、加減
算器をパラレルに２個用意することにより、高速に演算
をする。
算器をパラレルに２個用意することにより、高速に演算
をする。
【０００８】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１，２は２つのオペランドＡ，Ｂ
の入力端子、３は差分絶対値の演算結果を出力する出力
端子、４，５は２つのオペランドＡ，Ｂの差を演算する
加減算器、６は４で得られた差分データと５で得られた
差分データとを４で得られた差分データの符号ビットに
よってどちらかを出力するセレクタである。
する。図１において、１，２は２つのオペランドＡ，Ｂ
の入力端子、３は差分絶対値の演算結果を出力する出力
端子、４，５は２つのオペランドＡ，Ｂの差を演算する
加減算器、６は４で得られた差分データと５で得られた
差分データとを４で得られた差分データの符号ビットに
よってどちらかを出力するセレクタである。
【０００９】次に動作について説明する。入力端子１に
オペランドＡが、入力端子２にオペランドＢが入力され
ると、加減算器４では（Ａ−Ｂ）が演算され、加減算器
５では（Ｂ−Ａ）が演算されて出力される。セレクタ６
では加減算器４の出力データの符号ビットによって、す
なわち符号ビットが０（Ａ−Ｂ≧０のとき）のときには
加減算器４の出力データ（Ａ−Ｂ）を、符号ビットが１
（Ａ−Ｂ＜０のとき）のときには加減算器５の出力デー
タ（Ｂ−Ａ）を出力する。以上より、出力端子３には必
らず０または正の値が出力され、絶対値演算となる。
オペランドＡが、入力端子２にオペランドＢが入力され
ると、加減算器４では（Ａ−Ｂ）が演算され、加減算器
５では（Ｂ−Ａ）が演算されて出力される。セレクタ６
では加減算器４の出力データの符号ビットによって、す
なわち符号ビットが０（Ａ−Ｂ≧０のとき）のときには
加減算器４の出力データ（Ａ−Ｂ）を、符号ビットが１
（Ａ−Ｂ＜０のとき）のときには加減算器５の出力デー
タ（Ｂ−Ａ）を出力する。以上より、出力端子３には必
らず０または正の値が出力され、絶対値演算となる。
【００１０】実施例２．なお、上記実施例１では、セレ
クタ６の制御を加減算器４の出力データの符号ビットに
よって行なったが、加減算器５の出力データの符号ビッ
トによって行なってもよい。この場合、セレクタ６の制
御のしかたを逆にする必要がある。
クタ６の制御を加減算器４の出力データの符号ビットに
よって行なったが、加減算器５の出力データの符号ビッ
トによって行なってもよい。この場合、セレクタ６の制
御のしかたを逆にする必要がある。
【００１１】
【発明の効果】以上のように、この発明によれば２つの
オペランドＡ，Ｂをそれぞれ入力する加減算器をパラレ
ルに２個用意し、得られた２つのデータをセレクタによ
り、一方を選択して出力するように構成したので、高速
な処理が実現できる効果がある。
オペランドＡ，Ｂをそれぞれ入力する加減算器をパラレ
ルに２個用意し、得られた２つのデータをセレクタによ
り、一方を選択して出力するように構成したので、高速
な処理が実現できる効果がある。
【図１】この発明の実施例１による差分絶対値演算回路
を示す回路図である。
を示す回路図である。
【図２】従来の差分絶対値演算回路を示す回路図であ
る。
る。
１ 第１の入力端子 ２ 第２の入力端子 ３ 出力端子 ４ 第１の加減算器 ５ 第２の加減算器 ６ セレクタ ７ インバータ ８ インクリメンタ
Claims (1)
- 【請求項１】 ２の補数形式で表された２つのｎビット
のオペランドＡとＢについて、減算Ａ−Ｂを演算する第
１の加減算器と、減算Ｂ−Ａを演算する第２の加減算器
と、前記第１の加減算器または前記第２の加減算器の演
算で与えられる符号ビットによって、前記第１の加減算
器の演算結果あるいは前記第２の加減算器の演算結果を
出力するセレクタとを備えたことを特徴とする差分絶対
値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048161A JPH05250400A (ja) | 1992-03-05 | 1992-03-05 | 差分絶対値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048161A JPH05250400A (ja) | 1992-03-05 | 1992-03-05 | 差分絶対値演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250400A true JPH05250400A (ja) | 1993-09-28 |
Family
ID=12795664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048161A Pending JPH05250400A (ja) | 1992-03-05 | 1992-03-05 | 差分絶対値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250400A (ja) |
-
1992
- 1992-03-05 JP JP4048161A patent/JPH05250400A/ja active Pending
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