JPH07193467A - アダプティブフィルタ修正係数演算回路 - Google Patents
アダプティブフィルタ修正係数演算回路Info
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- JPH07193467A JPH07193467A JP5333638A JP33363893A JPH07193467A JP H07193467 A JPH07193467 A JP H07193467A JP 5333638 A JP5333638 A JP 5333638A JP 33363893 A JP33363893 A JP 33363893A JP H07193467 A JPH07193467 A JP H07193467A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
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Abstract
(57)【要約】
【目的】アダプティブフィルタ修正係数演算回路の演算
誤差を低減する。 【構成】本発明は、データ列実数部信号１０１とエラー
列実数部信号１０２にステップ係数αを乗じた信号との
積をとる乗算器４と、データ列虚数部信号１０２とエラ
ー列虚数部信号にステップ係数−αを乗じた信号との積
をとる乗算器５と、乗算器４の出力ｒｅａｌ信号１１５
より乗算器５の出力ｒｅａｌ信号１１６を減算し、修正
係数実数部１１２を出力する減算器１４と、データ列虚
数部信号１０２とエラー列実数部信号１０３にステップ
係数αを乗じた信号との積をとる乗算器６と、データ列
実数部信号１０１とエラー列虚数部信号１０４にステッ
プ係数αを乗じた信号との積をとる乗算器７と、乗算器
７の出力ｒｅａｌ信号１１８より乗算器６の出力ｒｅａ
ｌ信号１１０を減算して、修正虚数部１１３を出力する
減算器９とを備えている。
誤差を低減する。 【構成】本発明は、データ列実数部信号１０１とエラー
列実数部信号１０２にステップ係数αを乗じた信号との
積をとる乗算器４と、データ列虚数部信号１０２とエラ
ー列虚数部信号にステップ係数−αを乗じた信号との積
をとる乗算器５と、乗算器４の出力ｒｅａｌ信号１１５
より乗算器５の出力ｒｅａｌ信号１１６を減算し、修正
係数実数部１１２を出力する減算器１４と、データ列虚
数部信号１０２とエラー列実数部信号１０３にステップ
係数αを乗じた信号との積をとる乗算器６と、データ列
実数部信号１０１とエラー列虚数部信号１０４にステッ
プ係数αを乗じた信号との積をとる乗算器７と、乗算器
７の出力ｒｅａｌ信号１１８より乗算器６の出力ｒｅａ
ｌ信号１１０を減算して、修正虚数部１１３を出力する
減算器９とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はアダプティブフィルタ修
正係数演算回路に関する。
正係数演算回路に関する。
【０００２】
【従来の技術】一般に、アダプティブフィルタにおける
複素数のＬＭＳアダプティブイコライザのフィルタ係数
更新は、以下の式により行われている。
複素数のＬＭＳアダプティブイコライザのフィルタ係数
更新は、以下の式により行われている。
【０００３】 Ｃi n+1＝Ｃi n−αＤi nＥi n ……………………………………（１） Ｃi n+1：フィルタ係数列（ｎ＋１サンプル時） Ｃi n ：フィルタ係数列（ｎサンプル時） α ：ステップ係数 Ｄi n ：データ列（ｎサンプル時） Ｅi n ：エラー列（ｎサンプル時） ここにおいて、（１）式におけるαＤi nＥi nを実数部と
虚数部とに展開して示すと、次式のようになる。
虚数部とに展開して示すと、次式のようになる。
【０００４】 Ｄi n＝ａ＋ｊｂ ……………………………………………（２） Ｅi n＝ｃ−ｊｄ ……………………………………………（３） αＤi nＥi n＝α（ａ＋ｊｂ）（ｃ−ｊｄ） ＝α（ａｃ＋ｂｄ）＋ｊα（ｂｃ−ａｄ）………（４） フィルタ係数列（ｎ＋１サンプル目）は、ｎサンプル目
のフィルタ係数列とαＤi nＥi nとの差をとったものであ
るため、アダプティブフィルタ係数更新は、アダプティ
ブフィルタ修正係数αＤi nＥi nの大きさにより決まる。
のフィルタ係数列とαＤi nＥi nとの差をとったものであ
るため、アダプティブフィルタ係数更新は、アダプティ
ブフィルタ修正係数αＤi nＥi nの大きさにより決まる。
【０００５】次に、従来のアダプティブフィルタ修正係
数演算回路について、図面を用いて説明する。
数演算回路について、図面を用いて説明する。
【０００６】図２は当該従来例を示すブロック図であ
り、本従来例は、ｎサンプル時のデータ列Ｄi n（ａ＋ｊ
ｂ）を形成するデータ列実数部信号（ａ）１０１および
データ列虚数部信号（ｂ）１０２と、ｎサンプル時のエ
ラー列Ｅi n（ｃ−ｊｄ）を形成するエラー列実数部信号
（ｃ）１０３およびエラー列虚数部信号（ｄ）１０４
と、ステップ係数（α）１０５とを含む各信号入力に対
応して、乗算器１、２、４〜７と、丸め処理器１０〜１
３と、加算器１４と、減算器９とを備えて構成されてお
り、出力として修正係数実数部１１２および修正係数虚
数部１１３が得られている。
り、本従来例は、ｎサンプル時のデータ列Ｄi n（ａ＋ｊ
ｂ）を形成するデータ列実数部信号（ａ）１０１および
データ列虚数部信号（ｂ）１０２と、ｎサンプル時のエ
ラー列Ｅi n（ｃ−ｊｄ）を形成するエラー列実数部信号
（ｃ）１０３およびエラー列虚数部信号（ｄ）１０４
と、ステップ係数（α）１０５とを含む各信号入力に対
応して、乗算器１、２、４〜７と、丸め処理器１０〜１
３と、加算器１４と、減算器９とを備えて構成されてお
り、出力として修正係数実数部１１２および修正係数虚
数部１１３が得られている。
【０００７】前述したアダプティブフィルタ修正係数α
Ｄi nＥi nは、前述の展開式（４）より明らかなように、
データ列実数部信号（ａ）１０１およびデータ列虚数部
信号（ｂ）１０２により形成されるデータ列Ｄi n（ａ＋
ｊｂ）と、エラー列実数部信号（ｃ）１０３およびエラ
ー列虚数部信号（ｄ）１０４により形成されるエラー列
Ｅi n（ｃ−ｊｄ）と、ステップ係数（α）１０５との積
と和を含む演算を介して成り立っているため、まず、最
初に、αＥのブロックであるエラー列Ｅi n（ｃ−ｊｄ）
のエラー列実数部信号（ｃ）１０３およびエラー列虚数
部信号（ｄ）１０４に対して、それぞれ乗算器１および
２を介してステップ係数（α）１０５との積がとられ、
乗算器１より出力される実数部信号（αｃ）１０６は乗
算器４および６に入力され、乗算器２より出力される虚
数部信号（αｄ）１０７は乗算器５および７に入力され
る。他方、データ列Ｄi n（ａ＋ｊｂ）のデータ列実数部
信号（ａ）１０１は乗算器４および７に入力され、デー
タ列虚数部信号（ｂ）１０２は乗算器５および６に入力
される。
Ｄi nＥi nは、前述の展開式（４）より明らかなように、
データ列実数部信号（ａ）１０１およびデータ列虚数部
信号（ｂ）１０２により形成されるデータ列Ｄi n（ａ＋
ｊｂ）と、エラー列実数部信号（ｃ）１０３およびエラ
ー列虚数部信号（ｄ）１０４により形成されるエラー列
Ｅi n（ｃ−ｊｄ）と、ステップ係数（α）１０５との積
と和を含む演算を介して成り立っているため、まず、最
初に、αＥのブロックであるエラー列Ｅi n（ｃ−ｊｄ）
のエラー列実数部信号（ｃ）１０３およびエラー列虚数
部信号（ｄ）１０４に対して、それぞれ乗算器１および
２を介してステップ係数（α）１０５との積がとられ、
乗算器１より出力される実数部信号（αｃ）１０６は乗
算器４および６に入力され、乗算器２より出力される虚
数部信号（αｄ）１０７は乗算器５および７に入力され
る。他方、データ列Ｄi n（ａ＋ｊｂ）のデータ列実数部
信号（ａ）１０１は乗算器４および７に入力され、デー
タ列虚数部信号（ｂ）１０２は乗算器５および６に入力
される。
【０００８】乗算器４においては、データ列実数部信号
（ａ）１０１と実数部信号（αｃ）１０６との積がとら
れ、ｒｅａｌ信号（αａｃ）１０８が出力されて丸め処
理器１０に入力される。乗算器５においては、データ列
虚数部信号（ｂ）１０２と虚数部信号（αｄ）１０７と
の積がとられ、ｒｅａｌ信号（αｂｄ）１１４が出力さ
れて丸め処理器１１に入力される。乗算器６において
は、データ列虚数部信号（ｂ）１０２と実数部信号（α
ｃ）１０６との積がとられ、ｉｍａｇ信号（αｂｃ）１
１０が出力されて丸め処理器１２に入力される。そして
乗算器７においては、データ列実数部信号（ａ）１０１
と虚数部信号（αｄ）１０７との積がとられ、ｉｍａｇ
信号（αａｄ）１１１が出力されて丸め処理器１３に入
力される。これらの丸め処理器１０、１１、１２および
１３においては、それぞれｒｅａｌ信号（αａｃ）１０
８、ｒｅａｌ信号（αｂｄ）１１４、ｉｍａｇ信号（α
ｂｃ）１１０およびｉｍａｇ信号（αａｄ）１１１の入
力を受けて、それぞれに対応するｒｅａｌ信号およびｉ
ｍａｇ信号に対する丸め処理が行われ、丸め信号１１
５、１１６、１１７および１１８が出力される。これら
の丸め信号の内、丸め信号１１５および１１６は加算器
１４に入力されて加算され、修正係数実数部１１２が出
力される。また、丸め信号１１７および１１８は減算器
９に入力されて、丸め信号１１７に対する１１８による
減算が行われ、修正係数虚数部１１３が出力される。
（ａ）１０１と実数部信号（αｃ）１０６との積がとら
れ、ｒｅａｌ信号（αａｃ）１０８が出力されて丸め処
理器１０に入力される。乗算器５においては、データ列
虚数部信号（ｂ）１０２と虚数部信号（αｄ）１０７と
の積がとられ、ｒｅａｌ信号（αｂｄ）１１４が出力さ
れて丸め処理器１１に入力される。乗算器６において
は、データ列虚数部信号（ｂ）１０２と実数部信号（α
ｃ）１０６との積がとられ、ｉｍａｇ信号（αｂｃ）１
１０が出力されて丸め処理器１２に入力される。そして
乗算器７においては、データ列実数部信号（ａ）１０１
と虚数部信号（αｄ）１０７との積がとられ、ｉｍａｇ
信号（αａｄ）１１１が出力されて丸め処理器１３に入
力される。これらの丸め処理器１０、１１、１２および
１３においては、それぞれｒｅａｌ信号（αａｃ）１０
８、ｒｅａｌ信号（αｂｄ）１１４、ｉｍａｇ信号（α
ｂｃ）１１０およびｉｍａｇ信号（αａｄ）１１１の入
力を受けて、それぞれに対応するｒｅａｌ信号およびｉ
ｍａｇ信号に対する丸め処理が行われ、丸め信号１１
５、１１６、１１７および１１８が出力される。これら
の丸め信号の内、丸め信号１１５および１１６は加算器
１４に入力されて加算され、修正係数実数部１１２が出
力される。また、丸め信号１１７および１１８は減算器
９に入力されて、丸め信号１１７に対する１１８による
減算が行われ、修正係数虚数部１１３が出力される。
【０００９】アダプティブイコライザのフィルタを固定
小数点ＤＳＰＮにインプリメントする場合には、固定小
数点のため乗算結果の値が正負に関わらず常に切捨て処
理が行われており、これにより各乗算器４〜７において
負の誤差が生じ、そのまま演算処理を行う場合には、フ
ィルタ係数に負の乗算誤差が累積されて理論通りの結果
が得られない。この対応策として、アダプティブフィル
タ修正係数演算回路においては、図２に示されるよう
に、乗算器において発生した乗算誤差自体を小さくする
ために、乗算器出力において丸め処理が行われている。
小数点ＤＳＰＮにインプリメントする場合には、固定小
数点のため乗算結果の値が正負に関わらず常に切捨て処
理が行われており、これにより各乗算器４〜７において
負の誤差が生じ、そのまま演算処理を行う場合には、フ
ィルタ係数に負の乗算誤差が累積されて理論通りの結果
が得られない。この対応策として、アダプティブフィル
タ修正係数演算回路においては、図２に示されるよう
に、乗算器において発生した乗算誤差自体を小さくする
ために、乗算器出力において丸め処理が行われている。
【００１０】
【発明が解決しようとする課題】上述した従来のアダプ
ティブフィルタ修正係数演算回路においては、乗算器出
力において行われている丸め処理のために消費される演
算量は、当該演算回路における全体の演算量の約１／３
にも相当しており、高速動作を要求される場面において
は、その演算量は無視し得なくなるという欠点がある。
ティブフィルタ修正係数演算回路においては、乗算器出
力において行われている丸め処理のために消費される演
算量は、当該演算回路における全体の演算量の約１／３
にも相当しており、高速動作を要求される場面において
は、その演算量は無視し得なくなるという欠点がある。
【００１１】本発明の目的は、この丸め処理を不要と
し、演算量を低減するアダプティブフィルタ修正演算回
路を提供することにある。
し、演算量を低減するアダプティブフィルタ修正演算回
路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のアダプティブフ
ィルタ修正演算回路は、複素数ＬＭＳアダプティブイコ
ライザのアダプティブフィルタ修正係数演算回路におい
て、所定のデータ列実数部信号ならびにデータ列虚数部
信号と、所定のエラー列実数部信号ならびにエラー列虚
数部信号に対しそれぞれ正のステップ係数および負のス
テップ係数を乗じた信号とを入力して、所定の修正係数
実数部を出力する実数演算部と、所定のデータ列実数部
信号ならびにデータ列虚数部信号と、所定のエラー列実
数部信号ならびにエラー列虚数部信号に対し共に正のス
テップ係数を乗じた信号とを入力して、所定の修正係数
虚数部を出力する実数演算部と、を少なくとも備えて構
成されることを特徴としている。
ィルタ修正演算回路は、複素数ＬＭＳアダプティブイコ
ライザのアダプティブフィルタ修正係数演算回路におい
て、所定のデータ列実数部信号ならびにデータ列虚数部
信号と、所定のエラー列実数部信号ならびにエラー列虚
数部信号に対しそれぞれ正のステップ係数および負のス
テップ係数を乗じた信号とを入力して、所定の修正係数
実数部を出力する実数演算部と、所定のデータ列実数部
信号ならびにデータ列虚数部信号と、所定のエラー列実
数部信号ならびにエラー列虚数部信号に対し共に正のス
テップ係数を乗じた信号とを入力して、所定の修正係数
虚数部を出力する実数演算部と、を少なくとも備えて構
成されることを特徴としている。
【００１３】なお、前記実数演算部は、前記データ列実
数部信号と、前記エラー列実数部信号に対し正のステッ
プ係数を乗じた信号との積をとって出力する第１の乗算
器と、前記データ列虚数部信号と前記エラー列虚数部信
号に対し負のステップ係数を乗じた信号との積をとって
出力する第２の乗算器と、前記第１の乗算器の乗算出力
信号より、前記第２の乗算器の乗算出力信号を減算し
て、前記修正係数実数部を出力する第１の減算器とを備
えて構成し、前記虚数演算部は、前記データ列虚数部信
号と、前記エラー列実数部信号に対し正のステップ係数
を乗じた信号との積をとって出力する第３の乗算器と、
前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第４の乗算器と、前記第４の乗算器の乗算出力信号
より、前記第３の乗算器の乗算出力信号を減算して修正
係数虚数部を出力する第２の減算器とを備えて構成して
もよい。
数部信号と、前記エラー列実数部信号に対し正のステッ
プ係数を乗じた信号との積をとって出力する第１の乗算
器と、前記データ列虚数部信号と前記エラー列虚数部信
号に対し負のステップ係数を乗じた信号との積をとって
出力する第２の乗算器と、前記第１の乗算器の乗算出力
信号より、前記第２の乗算器の乗算出力信号を減算し
て、前記修正係数実数部を出力する第１の減算器とを備
えて構成し、前記虚数演算部は、前記データ列虚数部信
号と、前記エラー列実数部信号に対し正のステップ係数
を乗じた信号との積をとって出力する第３の乗算器と、
前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第４の乗算器と、前記第４の乗算器の乗算出力信号
より、前記第３の乗算器の乗算出力信号を減算して修正
係数虚数部を出力する第２の減算器とを備えて構成して
もよい。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ｎサンプ
ル時のデータ列Ｄi n（ａ＋ｊｂ）を形成するデータ列実
数部信号（ａ）１０１およびデータ列虚数部信号（ｂ）
１０２と、ｎサンプル時のエラー列Ｅi n（ｃ−ｊｄ）を
形成するエラー列実数部信号（ｃ）１０３およびエラー
列虚数部信号（ｄ）１０４と、ステップ係数（α）１０
５とを含む各信号入力に対応して、乗算器１、２、４〜
７と、極性反転回路３と、減算器８と、減算器９とを備
えて構成されており、出力として修正係数実数部１１２
および修正係数虚数部１１３が得られている。
である。図１に示されるように、本実施例は、ｎサンプ
ル時のデータ列Ｄi n（ａ＋ｊｂ）を形成するデータ列実
数部信号（ａ）１０１およびデータ列虚数部信号（ｂ）
１０２と、ｎサンプル時のエラー列Ｅi n（ｃ−ｊｄ）を
形成するエラー列実数部信号（ｃ）１０３およびエラー
列虚数部信号（ｄ）１０４と、ステップ係数（α）１０
５とを含む各信号入力に対応して、乗算器１、２、４〜
７と、極性反転回路３と、減算器８と、減算器９とを備
えて構成されており、出力として修正係数実数部１１２
および修正係数虚数部１１３が得られている。
【００１６】アダプティブフィルタ修正係数αＤi nＥi n
は、前述したように、データ列実数部信号（ａ）１０１
およびデータ列虚数部信号（ｂ）１０２により形成され
るデータ列Ｄi n（ａ＋ｊｂ）と、エラー列実数部信号
（ｃ）１０３およびエラー列虚数部信号（ｄ）１０４に
より形成されるエラー列Ｅi n（ｃ−ｊｄ）と、ステップ
係数（α）１０５との積と和を含む演算を介して成り立
っているため、従来例の場合と同様に、最初に、αＥの
ブロックであるエラー列Ｅi n（ｃ−ｊｄ）のエラー列実
数部信号（ｃ）１０３およびエラー列虚数部信号（ｄ）
１０４に対して、それぞれ乗算器１および２を介してス
テップ係数（α）１０５との積がとられ、乗算器１より
出力される実数部信号（αｃ）１０６は乗算器４および
６に入力され、乗算器２より出力される虚数部信号（α
ｄ）１０７は極性反転回路３および乗算器７に入力され
る。他方、データ列Ｄi n（ａ＋ｊｂ）のデータ列実数部
信号（ａ）１０１は乗算器４および７に入力され、デー
タ列虚数部信号（ｂ）１０２は乗算器５および６に入力
される。
は、前述したように、データ列実数部信号（ａ）１０１
およびデータ列虚数部信号（ｂ）１０２により形成され
るデータ列Ｄi n（ａ＋ｊｂ）と、エラー列実数部信号
（ｃ）１０３およびエラー列虚数部信号（ｄ）１０４に
より形成されるエラー列Ｅi n（ｃ−ｊｄ）と、ステップ
係数（α）１０５との積と和を含む演算を介して成り立
っているため、従来例の場合と同様に、最初に、αＥの
ブロックであるエラー列Ｅi n（ｃ−ｊｄ）のエラー列実
数部信号（ｃ）１０３およびエラー列虚数部信号（ｄ）
１０４に対して、それぞれ乗算器１および２を介してス
テップ係数（α）１０５との積がとられ、乗算器１より
出力される実数部信号（αｃ）１０６は乗算器４および
６に入力され、乗算器２より出力される虚数部信号（α
ｄ）１０７は極性反転回路３および乗算器７に入力され
る。他方、データ列Ｄi n（ａ＋ｊｂ）のデータ列実数部
信号（ａ）１０１は乗算器４および７に入力され、デー
タ列虚数部信号（ｂ）１０２は乗算器５および６に入力
される。
【００１７】乗算器４においては、データ列実数部信号
（ａ）１０１と実数部信号（αｃ）１０６との積がとら
れ、ｒｅａｌ信号（αａｃ）１０８が出力されて減算器
８に入力される。乗算器５においては、データ列虚数部
信号（ｂ）１０２と極性反転回路３より出力される虚数
部信号（αｄ）１０７の反転信号との積がとられ、ｒｅ
ａｌ信号（−αｂｄ）１０９が出力されて減算器８に入
力される。乗算器６においては、データ列虚数部信号
（ｂ）１０２と実数部信号（αｃ）１０６との積がとら
れ、ｉｍａｇ信号（αｂｃ）１１０が出力されて減算器
９に入力される。そして乗算器７においては、データ列
実数部信号（ａ）１０１と虚数部信号（αｄ）１０７と
の積がとられ、ｉｍａｇ信号（αａｄ）１１１が出力さ
れて減算器９に入力される。減算器８においては、ｒｅ
ａｌ信号（αａｃ）１０８に対してｒｅａｌ信号（−α
ｂｄ）１０９による減算が行われ、修正係数実数部１１
２が出力される。また、減算器９においては、ｉｍａｇ
信号（αａｄ）１１１に対してｉｍａｇ信号（αｂｃ）
１１０による減算が行われ、修正係数虚数部１１３が出
力される。
（ａ）１０１と実数部信号（αｃ）１０６との積がとら
れ、ｒｅａｌ信号（αａｃ）１０８が出力されて減算器
８に入力される。乗算器５においては、データ列虚数部
信号（ｂ）１０２と極性反転回路３より出力される虚数
部信号（αｄ）１０７の反転信号との積がとられ、ｒｅ
ａｌ信号（−αｂｄ）１０９が出力されて減算器８に入
力される。乗算器６においては、データ列虚数部信号
（ｂ）１０２と実数部信号（αｃ）１０６との積がとら
れ、ｉｍａｇ信号（αｂｃ）１１０が出力されて減算器
９に入力される。そして乗算器７においては、データ列
実数部信号（ａ）１０１と虚数部信号（αｄ）１０７と
の積がとられ、ｉｍａｇ信号（αａｄ）１１１が出力さ
れて減算器９に入力される。減算器８においては、ｒｅ
ａｌ信号（αａｃ）１０８に対してｒｅａｌ信号（−α
ｂｄ）１０９による減算が行われ、修正係数実数部１１
２が出力される。また、減算器９においては、ｉｍａｇ
信号（αａｄ）１１１に対してｉｍａｇ信号（αｂｃ）
１１０による減算が行われ、修正係数虚数部１１３が出
力される。
【００１８】なお、この場合には、乗算器５より出力さ
れるｒｅａｌ信号（−αｂｄ）１０９は、従来例におけ
る乗算器５より出力されるｒｅａｌ（αｂｄ）信号１１
４の極性反転信号として得られている。しかし、乗算結
果の切り捨てが行われているため、乗算器において発生
する乗算誤差が、負と値の累積値となることについては
変わらない。しかし、減算器８を介してｒｅａｌ信号
（αａｃ）１０８から、ｒｅａｌ（−αｂｄ）１０９を
減算することにより、ｒｅａｌ信号（−αｂｄ）１０９
は、２回の減算作用を介して極性は元通りとなり、修正
係数実数部１１２としては、期待通りの（αａｃ＋αｂ
ｄ）に対応する値が出力されるが、乗算器５において発
生する乗算誤差は、当該減算器８において相互に減算さ
れて極めて小さい値に縮小され、フィルタ係数に対する
誤差は累積されることなく、理論通りの結果が得られ
る。なお、虚数側については、乗算後において減算器が
使用されているため、単純に丸め処理を排除することに
より、実数側と同様の効果が得られる。
れるｒｅａｌ信号（−αｂｄ）１０９は、従来例におけ
る乗算器５より出力されるｒｅａｌ（αｂｄ）信号１１
４の極性反転信号として得られている。しかし、乗算結
果の切り捨てが行われているため、乗算器において発生
する乗算誤差が、負と値の累積値となることについては
変わらない。しかし、減算器８を介してｒｅａｌ信号
（αａｃ）１０８から、ｒｅａｌ（−αｂｄ）１０９を
減算することにより、ｒｅａｌ信号（−αｂｄ）１０９
は、２回の減算作用を介して極性は元通りとなり、修正
係数実数部１１２としては、期待通りの（αａｃ＋αｂ
ｄ）に対応する値が出力されるが、乗算器５において発
生する乗算誤差は、当該減算器８において相互に減算さ
れて極めて小さい値に縮小され、フィルタ係数に対する
誤差は累積されることなく、理論通りの結果が得られ
る。なお、虚数側については、乗算後において減算器が
使用されているため、単純に丸め処理を排除することに
より、実数側と同様の効果が得られる。
【００１９】図３に示されるのは、前述の従来例と、上
記の本発明の一実施例との差異に着目して示した部分ブ
ロック図である。図３（ａ）には、従来例の実数側の乗
算器４および５と、対応する丸め処理器１０および１１
と、加算器１４とが示されており、図３（ｂ）には、本
実施例の実数側の極性反転回路３と、乗算器４および５
と、減算器８とが示されている。これらの図３（ａ）お
よび（ｂ）の対比により、本発明の従来例との差異は極
めて明確である。
記の本発明の一実施例との差異に着目して示した部分ブ
ロック図である。図３（ａ）には、従来例の実数側の乗
算器４および５と、対応する丸め処理器１０および１１
と、加算器１４とが示されており、図３（ｂ）には、本
実施例の実数側の極性反転回路３と、乗算器４および５
と、減算器８とが示されている。これらの図３（ａ）お
よび（ｂ）の対比により、本発明の従来例との差異は極
めて明確である。
【００２０】なお、図１においては、極性反転回路３に
より極性を反転する信号として、乗算器２より出力され
る虚数部信号（αｄ）１０７を選択しているが、このこ
とは、対象として当該虚数部信号（αｄ）１０７の選択
に限定されるものではなく、これ以外の他の三つの信号
の内の何れの信号を選択することによっても、同様の動
作および効果が得られることは云うまでもない。
より極性を反転する信号として、乗算器２より出力され
る虚数部信号（αｄ）１０７を選択しているが、このこ
とは、対象として当該虚数部信号（αｄ）１０７の選択
に限定されるものではなく、これ以外の他の三つの信号
の内の何れの信号を選択することによっても、同様の動
作および効果が得られることは云うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明は、少なく
とも修正係数実数部および修正係数虚数部を出力する終
段演算回路として、共に減算処理手段を用いることによ
り、丸め処理器を排除し、これにより演算精度を保持し
つつ演算量を従来の２／３程度の量に低減することがで
きるという効果がある。
とも修正係数実数部および修正係数虚数部を出力する終
段演算回路として、共に減算処理手段を用いることによ
り、丸め処理器を排除し、これにより演算精度を保持し
つつ演算量を従来の２／３程度の量に低減することがで
きるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】従来例と本発明とを比較対象する部分ブロック
図である。
図である。
１、２、４〜７ 乗算器 ３ 極性反転回路 ８、９ 減算器 １０〜１３ 丸め処理器 １４ 加算器
Claims (2)
- 【請求項１】 複素数ＬＭＳアダプティブイコライザの
アダプティブフィルタ修正係数演算回路において、 所定のデータ列実数部信号ならびにデータ列虚数部信号
と、所定のエラー列実数部信号ならびにエラー列虚数部
信号に対しそれぞれ正のステップ係数および負のステッ
プ係数を乗じた信号とを入力して、所定の修正係数実数
部を出力する実数演算部と、 所定のデータ列実数部信号ならびにデータ列虚数部信号
と、所定のエラー列実数部信号ならびにエラー列虚数部
信号に対し共に正のステップ係数を乗じた信号とを入力
して、所定の修正係数虚数部を出力する実数演算部と、 を少なくとも備えて構成されることを特徴とするアダプ
ティブフィルタ修正係数演算回路。 - 【請求項２】 前記実数演算部が、前記データ列実数部
信号と、前記エラー列実数部信号に対し正のステップ係
数を乗じた信号との積をとって出力する第１の乗算器
と、 前記データ列虚数部信号と前記エラー列虚数部信号に対
し負のステップ係数を乗じた信号との積をとって出力す
る第２の乗算器と、 前記第１の乗算器の乗算出力信号より、前記第２の乗算
器の乗算出力信号を減算して、前記修正係数実数部を出
力する第１の減算器とを備えて構成され、 前記虚数演算部が、前記データ列虚数部信号と、前記エ
ラー列実数部信号に対し正のステップ係数を乗じた信号
との積をとって出力する第３の乗算器と、 前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第４の乗算器と、 前記第４の乗算器の乗算出力信号より、前記第３の乗算
器の乗算出力信号を減算して修正係数虚数部を出力する
第２の減算器とを備えて構成されることを特徴とする請
求項１記載のアダプティブフィルタ修正係数演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333638A JP2885041B2 (ja) | 1993-12-27 | 1993-12-27 | アダプティブフィルタ修正係数演算回路 |
| US08/361,283 US5576983A (en) | 1993-12-27 | 1994-12-22 | Arithmetic circuit for adaptive equalizer of LMS algorithm of reduced amount of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333638A JP2885041B2 (ja) | 1993-12-27 | 1993-12-27 | アダプティブフィルタ修正係数演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193467A true JPH07193467A (ja) | 1995-07-28 |
| JP2885041B2 JP2885041B2 (ja) | 1999-04-19 |
Family
ID=18268294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333638A Expired - Fee Related JP2885041B2 (ja) | 1993-12-27 | 1993-12-27 | アダプティブフィルタ修正係数演算回路 |
Country Status (2)
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| JP (1) | JP2885041B2 (ja) |
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| US6434193B1 (en) | 1996-04-16 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for waveform equalization coefficient generation |
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| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US6470370B2 (en) | 1995-09-05 | 2002-10-22 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US5936872A (en) * | 1995-09-05 | 1999-08-10 | Intel Corporation | Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations |
| US6237016B1 (en) | 1995-09-05 | 2001-05-22 | Intel Corporation | Method and apparatus for multiplying and accumulating data samples and complex coefficients |
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1993
- 1993-12-27 JP JP5333638A patent/JP2885041B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-22 US US08/361,283 patent/US5576983A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2885041B2 (ja) | 1999-04-19 |
| US5576983A (en) | 1996-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
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