JP2885041B2 - アダプティブフィルタ修正係数演算回路 - Google Patents
アダプティブフィルタ修正係数演算回路Info
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- JP2885041B2 JP2885041B2 JP5333638A JP33363893A JP2885041B2 JP 2885041 B2 JP2885041 B2 JP 2885041B2 JP 5333638 A JP5333638 A JP 5333638A JP 33363893 A JP33363893 A JP 33363893A JP 2885041 B2 JP2885041 B2 JP 2885041B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
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Description
【0001】
【産業上の利用分野】本発明はアダプティブフィルタ修
正係数演算回路に関する。
正係数演算回路に関する。
【0002】
【従来の技術】一般に、アダプティブフィルタにおける
複素数のLMSアダプティブイコライザのフィルタ係数
更新は、以下の式により行われている。
複素数のLMSアダプティブイコライザのフィルタ係数
更新は、以下の式により行われている。
【0003】 Ci n+1=Ci n−αDi nEi n ……………………………………(1) Ci n+1:フィルタ係数列(n+1サンプル時) Ci n :フィルタ係数列(nサンプル時) α :ステップ係数 Di n :データ列(nサンプル時) Ei n :エラー列(nサンプル時) ここにおいて、(1)式におけるαDi nEi nを実数部と
虚数部とに展開して示すと、次式のようになる。
虚数部とに展開して示すと、次式のようになる。
【0004】 Di n=a+jb ……………………………………………(2) Ei n=c−jd ……………………………………………(3) αDi nEi n=α(a+jb)(c−jd) =α(ac+bd)+jα(bc−ad)………(4) フィルタ係数列(n+1サンプル目)は、nサンプル目
のフィルタ係数列とαDi nEi nとの差をとったものであ
るため、アダプティブフィルタ係数更新は、アダプティ
ブフィルタ修正係数αDi nEi nの大きさにより決まる。
のフィルタ係数列とαDi nEi nとの差をとったものであ
るため、アダプティブフィルタ係数更新は、アダプティ
ブフィルタ修正係数αDi nEi nの大きさにより決まる。
【0005】次に、従来のアダプティブフィルタ修正係
数演算回路について、図面を用いて説明する。
数演算回路について、図面を用いて説明する。
【0006】図2は当該従来例を示すブロック図であ
り、本従来例は、nサンプル時のデータ列Di n(a+j
b)を形成するデータ列実数部信号(a)101および
データ列虚数部信号(b)102と、nサンプル時のエ
ラー列Ei n(c−jd)を形成するエラー列実数部信号
(c)103およびエラー列虚数部信号(d)104
と、ステップ係数(α)105とを含む各信号入力に対
応して、乗算器1、2、4〜7と、丸め処理器10〜1
3と、加算器14と、減算器9とを備えて構成されてお
り、出力として修正係数実数部112および修正係数虚
数部113が得られている。
り、本従来例は、nサンプル時のデータ列Di n(a+j
b)を形成するデータ列実数部信号(a)101および
データ列虚数部信号(b)102と、nサンプル時のエ
ラー列Ei n(c−jd)を形成するエラー列実数部信号
(c)103およびエラー列虚数部信号(d)104
と、ステップ係数(α)105とを含む各信号入力に対
応して、乗算器1、2、4〜7と、丸め処理器10〜1
3と、加算器14と、減算器9とを備えて構成されてお
り、出力として修正係数実数部112および修正係数虚
数部113が得られている。
【0007】前述したアダプティブフィルタ修正係数α
Di nEi nは、前述の展開式(4)より明らかなように、
データ列実数部信号(a)101およびデータ列虚数部
信号(b)102により形成されるデータ列Di n(a+
jb)と、エラー列実数部信号(c)103およびエラ
ー列虚数部信号(d)104により形成されるエラー列
Ei n(c−jd)と、ステップ係数(α)105との積
と和を含む演算を介して成り立っているため、まず、最
初に、αEのブロックであるエラー列Ei n(c−jd)
のエラー列実数部信号(c)103およびエラー列虚数
部信号(d)104に対して、それぞれ乗算器1および
2を介してステップ係数(α)105との積がとられ、
乗算器1より出力される実数部信号(αc)106は乗
算器4および6に入力され、乗算器2より出力される虚
数部信号(αd)107は乗算器5および7に入力され
る。他方、データ列Di n(a+jb)のデータ列実数部
信号(a)101は乗算器4および7に入力され、デー
タ列虚数部信号(b)102は乗算器5および6に入力
される。
Di nEi nは、前述の展開式(4)より明らかなように、
データ列実数部信号(a)101およびデータ列虚数部
信号(b)102により形成されるデータ列Di n(a+
jb)と、エラー列実数部信号(c)103およびエラ
ー列虚数部信号(d)104により形成されるエラー列
Ei n(c−jd)と、ステップ係数(α)105との積
と和を含む演算を介して成り立っているため、まず、最
初に、αEのブロックであるエラー列Ei n(c−jd)
のエラー列実数部信号(c)103およびエラー列虚数
部信号(d)104に対して、それぞれ乗算器1および
2を介してステップ係数(α)105との積がとられ、
乗算器1より出力される実数部信号(αc)106は乗
算器4および6に入力され、乗算器2より出力される虚
数部信号(αd)107は乗算器5および7に入力され
る。他方、データ列Di n(a+jb)のデータ列実数部
信号(a)101は乗算器4および7に入力され、デー
タ列虚数部信号(b)102は乗算器5および6に入力
される。
【0008】乗算器4においては、データ列実数部信号
(a)101と実数部信号(αc)106との積がとら
れ、real信号(αac)108が出力されて丸め処
理器10に入力される。乗算器5においては、データ列
虚数部信号(b)102と虚数部信号(αd)107と
の積がとられ、real信号(αbd)114が出力さ
れて丸め処理器11に入力される。乗算器6において
は、データ列虚数部信号(b)102と実数部信号(α
c)106との積がとられ、imag信号(αbc)1
10が出力されて丸め処理器12に入力される。そして
乗算器7においては、データ列実数部信号(a)101
と虚数部信号(αd)107との積がとられ、imag
信号(αad)111が出力されて丸め処理器13に入
力される。これらの丸め処理器10、11、12および
13においては、それぞれreal信号(αac)10
8、real信号(αbd)114、imag信号(α
bc)110およびimag信号(αad)111の入
力を受けて、それぞれに対応するreal信号およびi
mag信号に対する丸め処理が行われ、丸め信号11
5、116、117および118が出力される。これら
の丸め信号の内、丸め信号115および116は加算器
14に入力されて加算され、修正係数実数部112が出
力される。また、丸め信号117および118は減算器
9に入力されて、丸め信号117に対する118による
減算が行われ、修正係数虚数部113が出力される。
(a)101と実数部信号(αc)106との積がとら
れ、real信号(αac)108が出力されて丸め処
理器10に入力される。乗算器5においては、データ列
虚数部信号(b)102と虚数部信号(αd)107と
の積がとられ、real信号(αbd)114が出力さ
れて丸め処理器11に入力される。乗算器6において
は、データ列虚数部信号(b)102と実数部信号(α
c)106との積がとられ、imag信号(αbc)1
10が出力されて丸め処理器12に入力される。そして
乗算器7においては、データ列実数部信号(a)101
と虚数部信号(αd)107との積がとられ、imag
信号(αad)111が出力されて丸め処理器13に入
力される。これらの丸め処理器10、11、12および
13においては、それぞれreal信号(αac)10
8、real信号(αbd)114、imag信号(α
bc)110およびimag信号(αad)111の入
力を受けて、それぞれに対応するreal信号およびi
mag信号に対する丸め処理が行われ、丸め信号11
5、116、117および118が出力される。これら
の丸め信号の内、丸め信号115および116は加算器
14に入力されて加算され、修正係数実数部112が出
力される。また、丸め信号117および118は減算器
9に入力されて、丸め信号117に対する118による
減算が行われ、修正係数虚数部113が出力される。
【0009】アダプティブイコライザのフィルタを固定
小数点DSPNにインプリメントする場合には、固定小
数点のため乗算結果の値が正負に関わらず常に切捨て処
理が行われており、これにより各乗算器4〜7において
負の誤差が生じ、そのまま演算処理を行う場合には、フ
ィルタ係数に負の乗算誤差が累積されて理論通りの結果
が得られない。この対応策として、アダプティブフィル
タ修正係数演算回路においては、図2に示されるよう
に、乗算器において発生した乗算誤差自体を小さくする
ために、乗算器出力において丸め処理が行われている。
小数点DSPNにインプリメントする場合には、固定小
数点のため乗算結果の値が正負に関わらず常に切捨て処
理が行われており、これにより各乗算器4〜7において
負の誤差が生じ、そのまま演算処理を行う場合には、フ
ィルタ係数に負の乗算誤差が累積されて理論通りの結果
が得られない。この対応策として、アダプティブフィル
タ修正係数演算回路においては、図2に示されるよう
に、乗算器において発生した乗算誤差自体を小さくする
ために、乗算器出力において丸め処理が行われている。
【0010】
【発明が解決しようとする課題】上述した従来のアダプ
ティブフィルタ修正係数演算回路においては、乗算器出
力において行われている丸め処理のために消費される演
算量は、当該演算回路における全体の演算量の約1/3
にも相当しており、高速動作を要求される場面において
は、その演算量は無視し得なくなるという欠点がある。
ティブフィルタ修正係数演算回路においては、乗算器出
力において行われている丸め処理のために消費される演
算量は、当該演算回路における全体の演算量の約1/3
にも相当しており、高速動作を要求される場面において
は、その演算量は無視し得なくなるという欠点がある。
【0011】本発明の目的は、この丸め処理を不要と
し、演算量を低減するアダプティブフィルタ修正演算回
路を提供することにある。
し、演算量を低減するアダプティブフィルタ修正演算回
路を提供することにある。
【0012】
【課題を解決するための手段】本発明のアダプティブフ
ィルタ修正演算回路は、複素数LMSアダプティブイコ
ライザのアダプティブフィルタ修正係数演算回路におい
て、所定のデータ列実数部信号ならびにデータ列虚数部
信号と、所定のエラー列実数部信号ならびにエラー列虚
数部信号に対しそれぞれ正のステップ係数および負のス
テップ係数を乗じた信号とを入力して、所定の修正係数
実数部を出力する実数演算部と、所定のデータ列実数部
信号ならびにデータ列虚数部信号と、所定のエラー列実
数部信号ならびにエラー列虚数部信号に対し共に正のス
テップ係数を乗じた信号とを入力して、所定の修正係数
虚数部を出力する実数演算部と、を少なくとも備えて構
成されることを特徴としている。
ィルタ修正演算回路は、複素数LMSアダプティブイコ
ライザのアダプティブフィルタ修正係数演算回路におい
て、所定のデータ列実数部信号ならびにデータ列虚数部
信号と、所定のエラー列実数部信号ならびにエラー列虚
数部信号に対しそれぞれ正のステップ係数および負のス
テップ係数を乗じた信号とを入力して、所定の修正係数
実数部を出力する実数演算部と、所定のデータ列実数部
信号ならびにデータ列虚数部信号と、所定のエラー列実
数部信号ならびにエラー列虚数部信号に対し共に正のス
テップ係数を乗じた信号とを入力して、所定の修正係数
虚数部を出力する実数演算部と、を少なくとも備えて構
成されることを特徴としている。
【0013】なお、前記実数演算部は、前記データ列実
数部信号と、前記エラー列実数部信号に対し正のステッ
プ係数を乗じた信号との積をとって出力する第1の乗算
器と、前記データ列虚数部信号と前記エラー列虚数部信
号に対し負のステップ係数を乗じた信号との積をとって
出力する第2の乗算器と、前記第1の乗算器の乗算出力
信号より、前記第2の乗算器の乗算出力信号を減算し
て、前記修正係数実数部を出力する第1の減算器とを備
えて構成し、前記虚数演算部は、前記データ列虚数部信
号と、前記エラー列実数部信号に対し正のステップ係数
を乗じた信号との積をとって出力する第3の乗算器と、
前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第4の乗算器と、前記第4の乗算器の乗算出力信号
より、前記第3の乗算器の乗算出力信号を減算して修正
係数虚数部を出力する第2の減算器とを備えて構成して
もよい。
数部信号と、前記エラー列実数部信号に対し正のステッ
プ係数を乗じた信号との積をとって出力する第1の乗算
器と、前記データ列虚数部信号と前記エラー列虚数部信
号に対し負のステップ係数を乗じた信号との積をとって
出力する第2の乗算器と、前記第1の乗算器の乗算出力
信号より、前記第2の乗算器の乗算出力信号を減算し
て、前記修正係数実数部を出力する第1の減算器とを備
えて構成し、前記虚数演算部は、前記データ列虚数部信
号と、前記エラー列実数部信号に対し正のステップ係数
を乗じた信号との積をとって出力する第3の乗算器と、
前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第4の乗算器と、前記第4の乗算器の乗算出力信号
より、前記第3の乗算器の乗算出力信号を減算して修正
係数虚数部を出力する第2の減算器とを備えて構成して
もよい。
【0014】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0015】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、nサンプ
ル時のデータ列Di n(a+jb)を形成するデータ列実
数部信号(a)101およびデータ列虚数部信号(b)
102と、nサンプル時のエラー列Ei n(c−jd)を
形成するエラー列実数部信号(c)103およびエラー
列虚数部信号(d)104と、ステップ係数(α)10
5とを含む各信号入力に対応して、乗算器1、2、4〜
7と、極性反転回路3と、減算器8と、減算器9とを備
えて構成されており、出力として修正係数実数部112
および修正係数虚数部113が得られている。
である。図1に示されるように、本実施例は、nサンプ
ル時のデータ列Di n(a+jb)を形成するデータ列実
数部信号(a)101およびデータ列虚数部信号(b)
102と、nサンプル時のエラー列Ei n(c−jd)を
形成するエラー列実数部信号(c)103およびエラー
列虚数部信号(d)104と、ステップ係数(α)10
5とを含む各信号入力に対応して、乗算器1、2、4〜
7と、極性反転回路3と、減算器8と、減算器9とを備
えて構成されており、出力として修正係数実数部112
および修正係数虚数部113が得られている。
【0016】アダプティブフィルタ修正係数αDi nEi n
は、前述したように、データ列実数部信号(a)101
およびデータ列虚数部信号(b)102により形成され
るデータ列Di n(a+jb)と、エラー列実数部信号
(c)103およびエラー列虚数部信号(d)104に
より形成されるエラー列Ei n(c−jd)と、ステップ
係数(α)105との積と和を含む演算を介して成り立
っているため、従来例の場合と同様に、最初に、αEの
ブロックであるエラー列Ei n(c−jd)のエラー列実
数部信号(c)103およびエラー列虚数部信号(d)
104に対して、それぞれ乗算器1および2を介してス
テップ係数(α)105との積がとられ、乗算器1より
出力される実数部信号(αc)106は乗算器4および
6に入力され、乗算器2より出力される虚数部信号(α
d)107は極性反転回路3および乗算器7に入力され
る。他方、データ列Di n(a+jb)のデータ列実数部
信号(a)101は乗算器4および7に入力され、デー
タ列虚数部信号(b)102は乗算器5および6に入力
される。
は、前述したように、データ列実数部信号(a)101
およびデータ列虚数部信号(b)102により形成され
るデータ列Di n(a+jb)と、エラー列実数部信号
(c)103およびエラー列虚数部信号(d)104に
より形成されるエラー列Ei n(c−jd)と、ステップ
係数(α)105との積と和を含む演算を介して成り立
っているため、従来例の場合と同様に、最初に、αEの
ブロックであるエラー列Ei n(c−jd)のエラー列実
数部信号(c)103およびエラー列虚数部信号(d)
104に対して、それぞれ乗算器1および2を介してス
テップ係数(α)105との積がとられ、乗算器1より
出力される実数部信号(αc)106は乗算器4および
6に入力され、乗算器2より出力される虚数部信号(α
d)107は極性反転回路3および乗算器7に入力され
る。他方、データ列Di n(a+jb)のデータ列実数部
信号(a)101は乗算器4および7に入力され、デー
タ列虚数部信号(b)102は乗算器5および6に入力
される。
【0017】乗算器4においては、データ列実数部信号
(a)101と実数部信号(αc)106との積がとら
れ、real信号(αac)108が出力されて減算器
8に入力される。乗算器5においては、データ列虚数部
信号(b)102と極性反転回路3より出力される虚数
部信号(αd)107の反転信号との積がとられ、re
al信号(−αbd)109が出力されて減算器8に入
力される。乗算器6においては、データ列虚数部信号
(b)102と実数部信号(αc)106との積がとら
れ、imag信号(αbc)110が出力されて減算器
9に入力される。そして乗算器7においては、データ列
実数部信号(a)101と虚数部信号(αd)107と
の積がとられ、imag信号(αad)111が出力さ
れて減算器9に入力される。減算器8においては、re
al信号(αac)108に対してreal信号(−α
bd)109による減算が行われ、修正係数実数部11
2が出力される。また、減算器9においては、imag
信号(αad)111に対してimag信号(αbc)
110による減算が行われ、修正係数虚数部113が出
力される。
(a)101と実数部信号(αc)106との積がとら
れ、real信号(αac)108が出力されて減算器
8に入力される。乗算器5においては、データ列虚数部
信号(b)102と極性反転回路3より出力される虚数
部信号(αd)107の反転信号との積がとられ、re
al信号(−αbd)109が出力されて減算器8に入
力される。乗算器6においては、データ列虚数部信号
(b)102と実数部信号(αc)106との積がとら
れ、imag信号(αbc)110が出力されて減算器
9に入力される。そして乗算器7においては、データ列
実数部信号(a)101と虚数部信号(αd)107と
の積がとられ、imag信号(αad)111が出力さ
れて減算器9に入力される。減算器8においては、re
al信号(αac)108に対してreal信号(−α
bd)109による減算が行われ、修正係数実数部11
2が出力される。また、減算器9においては、imag
信号(αad)111に対してimag信号(αbc)
110による減算が行われ、修正係数虚数部113が出
力される。
【0018】なお、この場合には、乗算器5より出力さ
れるreal信号(−αbd)109は、従来例におけ
る乗算器5より出力されるreal(αbd)信号11
4の極性反転信号として得られている。しかし、乗算結
果の切り捨てが行われているため、乗算器において発生
する乗算誤差が、負と値の累積値となることについては
変わらない。しかし、減算器8を介してreal信号
(αac)108から、real(−αbd)109を
減算することにより、real信号(−αbd)109
は、2回の減算作用を介して極性は元通りとなり、修正
係数実数部112としては、期待通りの(αac+αb
d)に対応する値が出力されるが、乗算器5において発
生する乗算誤差は、当該減算器8において相互に減算さ
れて極めて小さい値に縮小され、フィルタ係数に対する
誤差は累積されることなく、理論通りの結果が得られ
る。なお、虚数側については、乗算後において減算器が
使用されているため、単純に丸め処理を排除することに
より、実数側と同様の効果が得られる。
れるreal信号(−αbd)109は、従来例におけ
る乗算器5より出力されるreal(αbd)信号11
4の極性反転信号として得られている。しかし、乗算結
果の切り捨てが行われているため、乗算器において発生
する乗算誤差が、負と値の累積値となることについては
変わらない。しかし、減算器8を介してreal信号
(αac)108から、real(−αbd)109を
減算することにより、real信号(−αbd)109
は、2回の減算作用を介して極性は元通りとなり、修正
係数実数部112としては、期待通りの(αac+αb
d)に対応する値が出力されるが、乗算器5において発
生する乗算誤差は、当該減算器8において相互に減算さ
れて極めて小さい値に縮小され、フィルタ係数に対する
誤差は累積されることなく、理論通りの結果が得られ
る。なお、虚数側については、乗算後において減算器が
使用されているため、単純に丸め処理を排除することに
より、実数側と同様の効果が得られる。
【0019】図3に示されるのは、前述の従来例と、上
記の本発明の一実施例との差異に着目して示した部分ブ
ロック図である。図3(a)には、従来例の実数側の乗
算器4および5と、対応する丸め処理器10および11
と、加算器14とが示されており、図3(b)には、本
実施例の実数側の極性反転回路3と、乗算器4および5
と、減算器8とが示されている。これらの図3(a)お
よび(b)の対比により、本発明の従来例との差異は極
めて明確である。
記の本発明の一実施例との差異に着目して示した部分ブ
ロック図である。図3(a)には、従来例の実数側の乗
算器4および5と、対応する丸め処理器10および11
と、加算器14とが示されており、図3(b)には、本
実施例の実数側の極性反転回路3と、乗算器4および5
と、減算器8とが示されている。これらの図3(a)お
よび(b)の対比により、本発明の従来例との差異は極
めて明確である。
【0020】なお、図1においては、極性反転回路3に
より極性を反転する信号として、乗算器2より出力され
る虚数部信号(αd)107を選択しているが、このこ
とは、対象として当該虚数部信号(αd)107の選択
に限定されるものではなく、これ以外の他の三つの信号
の内の何れの信号を選択することによっても、同様の動
作および効果が得られることは云うまでもない。
より極性を反転する信号として、乗算器2より出力され
る虚数部信号(αd)107を選択しているが、このこ
とは、対象として当該虚数部信号(αd)107の選択
に限定されるものではなく、これ以外の他の三つの信号
の内の何れの信号を選択することによっても、同様の動
作および効果が得られることは云うまでもない。
【0021】
【発明の効果】以上説明したように、本発明は、少なく
とも修正係数実数部および修正係数虚数部を出力する終
段演算回路として、共に減算処理手段を用いることによ
り、丸め処理器を排除し、これにより演算精度を保持し
つつ演算量を従来の2/3程度の量に低減することがで
きるという効果がある。
とも修正係数実数部および修正係数虚数部を出力する終
段演算回路として、共に減算処理手段を用いることによ
り、丸め処理器を排除し、これにより演算精度を保持し
つつ演算量を従来の2/3程度の量に低減することがで
きるという効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】従来例を示すブロック図である。
【図3】従来例と本発明とを比較対象する部分ブロック
図である。
図である。
1、2、4〜7 乗算器 3 極性反転回路 8、9 減算器 10〜13 丸め処理器 14 加算器
Claims (2)
- 【請求項1】 複素数LMSアダプティブイコライザの
アダプティブフィルタ修正係数演算回路において、 所定のデータ列実数部信号ならびにデータ列虚数部信号
と、所定のエラー列実数部信号ならびにエラー列虚数部
信号に対しそれぞれ正のステップ係数および負のステッ
プ係数を乗じた信号とを入力して、所定の修正係数実数
部を出力する実数演算部と、 所定のデータ列実数部信号ならびにデータ列虚数部信号
と、所定のエラー列実数部信号ならびにエラー列虚数部
信号に対し共に正のステップ係数を乗じた信号とを入力
して、所定の修正係数虚数部を出力する実数演算部と、 を少なくとも備えて構成されることを特徴とするアダプ
ティブフィルタ修正係数演算回路。 - 【請求項2】 前記実数演算部が、前記データ列実数部
信号と、前記エラー列実数部信号に対し正のステップ係
数を乗じた信号との積をとって出力する第1の乗算器
と、 前記データ列虚数部信号と前記エラー列虚数部信号に対
し負のステップ係数を乗じた信号との積をとって出力す
る第2の乗算器と、 前記第1の乗算器の乗算出力信号より、前記第2の乗算
器の乗算出力信号を減算して、前記修正係数実数部を出
力する第1の減算器とを備えて構成され、 前記虚数演算部が、前記データ列虚数部信号と、前記エ
ラー列実数部信号に対し正のステップ係数を乗じた信号
との積をとって出力する第3の乗算器と、 前記データ列実数部信号と、前記エラー列虚数部信号に
対し正のステップ係数を乗じた信号との積をとって出力
する第4の乗算器と、 前記第4の乗算器の乗算出力信号より、前記第3の乗算
器の乗算出力信号を減算して修正係数虚数部を出力する
第2の減算器とを備えて構成されることを特徴とする請
求項1記載のアダプティブフィルタ修正係数演算回路。
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Family Applications (1)
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JP5333638A Expired - Fee Related JP2885041B2 (ja) | 1993-12-27 | 1993-12-27 | アダプティブフィルタ修正係数演算回路 |
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-
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- 1993-12-27 JP JP5333638A patent/JP2885041B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-22 US US08/361,283 patent/US5576983A/en not_active Expired - Fee Related
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