JP2653134B2 - 演算処理装置 - Google Patents
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- JP2653134B2 JP2653134B2 JP63273443A JP27344388A JP2653134B2 JP 2653134 B2 JP2653134 B2 JP 2653134B2 JP 63273443 A JP63273443 A JP 63273443A JP 27344388 A JP27344388 A JP 27344388A JP 2653134 B2 JP2653134 B2 JP 2653134B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、演算処理装置に係り、特に２つのデータの
大小関係の検出を高速にしかも少ない回路素子数で実現
できるようにした演算処理装置に関するものである。
大小関係の検出を高速にしかも少ない回路素子数で実現
できるようにした演算処理装置に関するものである。
従来の技術 従来、２つのデータの大小関係の検出を行うには、第
３図のブロック図に示すような構成が用いられていた。
第３図において、301は減算器、302は全桁“0"検出器、
Ｘは被減数、Ｙは減数、Ｚは減算結果、bn-1は上位あふ
れ信号、ＥはＸとＹとが等しいことを示す検出信号、Ｌ
はＸがＹより小さいことを示す検出信号、ＧはＸがＹよ
り大きいことを示す検出信号である。
３図のブロック図に示すような構成が用いられていた。
第３図において、301は減算器、302は全桁“0"検出器、
Ｘは被減数、Ｙは減数、Ｚは減算結果、bn-1は上位あふ
れ信号、ＥはＸとＹとが等しいことを示す検出信号、Ｌ
はＸがＹより小さいことを示す検出信号、ＧはＸがＹよ
り大きいことを示す検出信号である。
以下に、第３図に示すブロック図の動作を説明する。
まず、被減数Ｘから減数Ｙを減算しＺ＝Ｘ−Ｙを求め
る。次に、全桁“0"検出回路302によって減算結果の全
桁の論理和を求め、その結果を反転して、ＸとＹとが等
しいことを検出しＥを出力する。また、減算器301から
出力される上位あふれ信号bn-1は、ＸからＹを減算し結
果が負となったときに“1"となるので、ＸがＹより小さ
いことを示す検出信号Ｌは、この上位あふれ信号bn-1と
同一の論理となる。また、上位あふれ信号bn-1が、“0"
で且つ減算結果が“0"でない時、すなわち全桁“0"検出
器302の出力が“1"の時に、ＸがＹより大きいことを示
し、検出信号Ｇが出力される。一般には、全桁“0"検出
回路302は論理和回路によって構成され、多入力の論理
ゲートや多段の論理ゲートにより構成される。
まず、被減数Ｘから減数Ｙを減算しＺ＝Ｘ−Ｙを求め
る。次に、全桁“0"検出回路302によって減算結果の全
桁の論理和を求め、その結果を反転して、ＸとＹとが等
しいことを検出しＥを出力する。また、減算器301から
出力される上位あふれ信号bn-1は、ＸからＹを減算し結
果が負となったときに“1"となるので、ＸがＹより小さ
いことを示す検出信号Ｌは、この上位あふれ信号bn-1と
同一の論理となる。また、上位あふれ信号bn-1が、“0"
で且つ減算結果が“0"でない時、すなわち全桁“0"検出
器302の出力が“1"の時に、ＸがＹより大きいことを示
し、検出信号Ｇが出力される。一般には、全桁“0"検出
回路302は論理和回路によって構成され、多入力の論理
ゲートや多段の論理ゲートにより構成される。
以上のように、従来の構成ではＸとＹとの減算を完全
に終え、減算結果が全桁“0"か否かを検出してから、２
つのデータの大小関係の検出を行っていた。
に終え、減算結果が全桁“0"か否かを検出してから、２
つのデータの大小関係の検出を行っていた。
発明が解決しようとする課題 以上説明したようなデータの大小関係の検出回路の構
成では、２つのデータの減算を完全に終わってから、多
入力の論理ゲートあるいは多段の論理ゲートにより全て
の桁が“0"であるか否かが判定され、その後大小関係の
検出を行っているため、これらの検出信号の出力が遅く
なり、また構成も複雑になる等の問題点を有していた。
成では、２つのデータの減算を完全に終わってから、多
入力の論理ゲートあるいは多段の論理ゲートにより全て
の桁が“0"であるか否かが判定され、その後大小関係の
検出を行っているため、これらの検出信号の出力が遅く
なり、また構成も複雑になる等の問題点を有していた。
本発明は、係る点に鑑みてなされたもので、減算器に
簡単な回路を付加することにより、簡単な構成で２つの
データ差と大小関係の検出を高速に実行する演算処理装
置を提供することを目的としている。
簡単な回路を付加することにより、簡単な構成で２つの
データ差と大小関係の検出を高速に実行する演算処理装
置を提供することを目的としている。
課題を解決するための手段 本発明は上記目的を達成するため、第１のデータから
第２のデータを減算し、少なくとも上位あふれを出力す
る第１減算手段と、前記第２のデータと“1"との和を前
記第１のデータから減算し、少なくとも上位あふれを出
力する第２減算手段と、前記第１減算手段の上位あふれ
と前記第２減算手段の上位あふれとから第１のデータと
第２のデータの大小関係を検出する検出器とを設けた構
成を採用する。また本発明は、前記第１減算手段と第２
減算手段とをそれぞれあるいは共用した桁上げ生成伝搬
発生回路を用いて、同時に実行して２つのデータの大小
関係の検出信号および減算結果を出力するようにしてい
る。
第２のデータを減算し、少なくとも上位あふれを出力す
る第１減算手段と、前記第２のデータと“1"との和を前
記第１のデータから減算し、少なくとも上位あふれを出
力する第２減算手段と、前記第１減算手段の上位あふれ
と前記第２減算手段の上位あふれとから第１のデータと
第２のデータの大小関係を検出する検出器とを設けた構
成を採用する。また本発明は、前記第１減算手段と第２
減算手段とをそれぞれあるいは共用した桁上げ生成伝搬
発生回路を用いて、同時に実行して２つのデータの大小
関係の検出信号および減算結果を出力するようにしてい
る。
作用 本発明は上記した構成により、第１減算手段により出
力される上位あふれ信号は第１のデータから第２のデー
タを減算した結果が−１以下の時“1"となり、第２減算
手段により出力される上位あふれ信号は第１のデータか
ら第２のデータと“1"とを減算した時の上位あふれを出
力しているので、第１のデータから第２のデータを減算
した結果が０以下の時“1"の時第１となる。したがっ
て、第１減算手段の上位あふれ信号が“1"のデータが第
２のデータより小さいことを示しており、第２減算手段
の上位あふれ信号が“0"の時第１のデータが第２のデー
タより大きいことを示している。さらに、それら以外の
時には、第１のデータと第２のデータとが等しいことを
示している。また、これら上位あふれ信号の出力と同時
に、第１のデータと第２のデータの差が出力される。
力される上位あふれ信号は第１のデータから第２のデー
タを減算した結果が−１以下の時“1"となり、第２減算
手段により出力される上位あふれ信号は第１のデータか
ら第２のデータと“1"とを減算した時の上位あふれを出
力しているので、第１のデータから第２のデータを減算
した結果が０以下の時“1"の時第１となる。したがっ
て、第１減算手段の上位あふれ信号が“1"のデータが第
２のデータより小さいことを示しており、第２減算手段
の上位あふれ信号が“0"の時第１のデータが第２のデー
タより大きいことを示している。さらに、それら以外の
時には、第１のデータと第２のデータとが等しいことを
示している。また、これら上位あふれ信号の出力と同時
に、第１のデータと第２のデータの差が出力される。
また、第１減算手段を実現する回路と第２減算手段を
実現する回路とは、同一の桁上げ生成伝搬発生回路を共
用して構成することができ、別々に設ける場合に比較し
て回路素子数を大幅に少なくすることができる。
実現する回路とは、同一の桁上げ生成伝搬発生回路を共
用して構成することができ、別々に設ける場合に比較し
て回路素子数を大幅に少なくすることができる。
実 施 例 第１図は、本発明の実施例を示すブロック図である。
第１図において、101は桁上げ生成伝搬発生回路、102は
差生成回路、103は上位あふれ生成回路、Ｘは２つの入
力データのうちの被減数、Ｙは２つの入力データのうち
の減数、Ｚは減算結果、Ｇは桁上げ生成信号、Ｐは桁上
げ伝搬信号、Ｓは中間差信号、b-1は最下位桁への桁上
げ信号、bn-1 0,bn-1 1は最下位桁への桁上げがそれぞれ
“0"および“1"の場合のＸ−Ｙの減算時の上位あふれ信
号、ＥはＸとＹとが等しいことを示す検出信号、ＬはＸ
がＹより小さいことを示す検出信号、ＧはＸがＹより大
きいことを示す検出信号である。
第１図において、101は桁上げ生成伝搬発生回路、102は
差生成回路、103は上位あふれ生成回路、Ｘは２つの入
力データのうちの被減数、Ｙは２つの入力データのうち
の減数、Ｚは減算結果、Ｇは桁上げ生成信号、Ｐは桁上
げ伝搬信号、Ｓは中間差信号、b-1は最下位桁への桁上
げ信号、bn-1 0,bn-1 1は最下位桁への桁上げがそれぞれ
“0"および“1"の場合のＸ−Ｙの減算時の上位あふれ信
号、ＥはＸとＹとが等しいことを示す検出信号、ＬはＸ
がＹより小さいことを示す検出信号、ＧはＸがＹより大
きいことを示す検出信号である。
第１図のブロック図の動作を簡単に説明すると、まず
桁上げ生成伝搬発生回路101に、被減数データＸと減数
データＹとが入力され、ＸとＹから桁上げ生成信号Ｇと
桁上げ伝搬信号Ｐおよび中間差信号Ｓが生成される。次
に、差生成回路102により、桁上げ生成信号Ｇ、桁上げ
伝搬信号Ｐおよび中間差信号Ｓから最下位への桁上げ信
号b-1が“0"である場合、すなわちＸ−Ｙの減算時の上
位あふれ信号bn-1 0と減算結果Ｚを求め出力する。これ
と同時に、上位あふれ生成回路103により、桁上げ生成
信号GXおよび桁上げ伝搬信号Ｐから最下位への桁上げ信
号b-1が“1"である場合、すなわちＸ−（Ｙ＋１）の減
算時の上位あふれ信号bn-1 1を求める。これらの上位あ
ふれ信号のうちbn-1 0はＸからＹを減算した結果が−１
以下の時“1"となり、bn-1 1はＸ−（Ｙ＋１）の減算を
した時の上位あふれを出力しているので、ＸからＹを減
算した結果が０以下の時“1"となる。したがって、差生
成回路102から出力される上位あふれ信号bn-1 0が“1"の
時ＸがＹより小さいことを示しており、この信号がＬに
出力される。また、上位あふれ生成回路103から出力さ
れる上位あふれ信号bn-1 1が“0"の時ＸがＹより大きい
ことを示しており、この信号が論理反転されてＧに出力
される。さらに、それら以外の時には、ＸとＹとが等し
いことを示しており、bn-1 0が“0"で且つbn-1 1が“1"の
時、Ｅに“1"が出力される。
桁上げ生成伝搬発生回路101に、被減数データＸと減数
データＹとが入力され、ＸとＹから桁上げ生成信号Ｇと
桁上げ伝搬信号Ｐおよび中間差信号Ｓが生成される。次
に、差生成回路102により、桁上げ生成信号Ｇ、桁上げ
伝搬信号Ｐおよび中間差信号Ｓから最下位への桁上げ信
号b-1が“0"である場合、すなわちＸ−Ｙの減算時の上
位あふれ信号bn-1 0と減算結果Ｚを求め出力する。これ
と同時に、上位あふれ生成回路103により、桁上げ生成
信号GXおよび桁上げ伝搬信号Ｐから最下位への桁上げ信
号b-1が“1"である場合、すなわちＸ−（Ｙ＋１）の減
算時の上位あふれ信号bn-1 1を求める。これらの上位あ
ふれ信号のうちbn-1 0はＸからＹを減算した結果が−１
以下の時“1"となり、bn-1 1はＸ−（Ｙ＋１）の減算を
した時の上位あふれを出力しているので、ＸからＹを減
算した結果が０以下の時“1"となる。したがって、差生
成回路102から出力される上位あふれ信号bn-1 0が“1"の
時ＸがＹより小さいことを示しており、この信号がＬに
出力される。また、上位あふれ生成回路103から出力さ
れる上位あふれ信号bn-1 1が“0"の時ＸがＹより大きい
ことを示しており、この信号が論理反転されてＧに出力
される。さらに、それら以外の時には、ＸとＹとが等し
いことを示しており、bn-1 0が“0"で且つbn-1 1が“1"の
時、Ｅに“1"が出力される。
次に、桁上げ生成伝搬発生回路101について具体的に
説明する。この桁上げ生成伝搬発生回路101は、この回
路に入力される２つのデータＸとＹの減算を行うのに必
要な桁上げ生成信号Ｇ、桁上げ伝搬信号Ｐおよび中間差
信号Ｓを求めるための回路である。
説明する。この桁上げ生成伝搬発生回路101は、この回
路に入力される２つのデータＸとＹの減算を行うのに必
要な桁上げ生成信号Ｇ、桁上げ伝搬信号Ｐおよび中間差
信号Ｓを求めるための回路である。
以下入力されるデータをｎ桁としてＸ＝Xn-1…X1X0お
よびＹ＝yn-1…y1y0としてＸからＹを減算する場合につ
いて説明する。まず、桁上げ生成関数ｇi,jおよび桁上
げ伝搬関係ｐi,jを考える。ここで、ｉ≧ｊであり、ｇ
i,jはｊ桁目からｉ桁目まで減算を行った場合に上位へ
桁上りが生成されることを表し、ｐi,jはｊ桁目からｉ
桁目まで減算を行った場合に、下位から桁上りがあった
場合に上位へ桁上りを伝搬することを表している。
よびＹ＝yn-1…y1y0としてＸからＹを減算する場合につ
いて説明する。まず、桁上げ生成関数ｇi,jおよび桁上
げ伝搬関係ｐi,jを考える。ここで、ｉ≧ｊであり、ｇ
i,jはｊ桁目からｉ桁目まで減算を行った場合に上位へ
桁上りが生成されることを表し、ｐi,jはｊ桁目からｉ
桁目まで減算を行った場合に、下位から桁上りがあった
場合に上位へ桁上りを伝搬することを表している。
この定義から、各桁自身の桁上げ生成関数ｇi,iおよ
び桁上げ伝搬関数ｐi,iは入力データの各桁の値Xiおよ
びyiより以下のように与えられる。すなわち、 ｇi,i＝ｉ・yi …（１） ｐi,i＝ｉyi または、＝ｉ＋yi …（２） が成り立つ。また、ｉ≧ｊ≧ｋの関係を有するｉ、ｊお
よびｋに対して以下の関係式がなり立つ。すなわち、 ｇi,k＝ｇi,j＋ｐi,j・ｇｊ−i,k …（３） ｐi,k＝ｐi,j・ｐｊ−i,k …（４） である。この（１）ないし（４）式によりある基準とな
る桁ｋから各々の桁ｉまでの桁上げ生成関数ｇi,kおよ
び桁上げ伝搬関数ｐi,kを求めることができる。すなわ
ち、減算を行う各々の桁から（１）および（２）で表さ
れる各桁自身の桁上げ生成関数ｇi,iおよび桁上げ伝搬
関数ｐi,iを求め、（３）および（４）式を繰り返し用
いてある基準となる桁ｋから各々の桁までの桁上げ生成
ｇi,kおよび桁上げ伝搬関数ｐi,kを求めることができ
る。このようにして、入力データＸとＹとから各桁の桁
上げ生成関数ｇi,kおよび桁上げ伝搬関数ｐi,kを求め、
さらに後段で用いる中間差si、すなわち、 si＝xiyi …（５） を求めることが第１図に示した桁上げ生成伝搬発生回路
101の動作である。
び桁上げ伝搬関数ｐi,iは入力データの各桁の値Xiおよ
びyiより以下のように与えられる。すなわち、 ｇi,i＝ｉ・yi …（１） ｐi,i＝ｉyi または、＝ｉ＋yi …（２） が成り立つ。また、ｉ≧ｊ≧ｋの関係を有するｉ、ｊお
よびｋに対して以下の関係式がなり立つ。すなわち、 ｇi,k＝ｇi,j＋ｐi,j・ｇｊ−i,k …（３） ｐi,k＝ｐi,j・ｐｊ−i,k …（４） である。この（１）ないし（４）式によりある基準とな
る桁ｋから各々の桁ｉまでの桁上げ生成関数ｇi,kおよ
び桁上げ伝搬関数ｐi,kを求めることができる。すなわ
ち、減算を行う各々の桁から（１）および（２）で表さ
れる各桁自身の桁上げ生成関数ｇi,iおよび桁上げ伝搬
関数ｐi,iを求め、（３）および（４）式を繰り返し用
いてある基準となる桁ｋから各々の桁までの桁上げ生成
ｇi,kおよび桁上げ伝搬関数ｐi,kを求めることができ
る。このようにして、入力データＸとＹとから各桁の桁
上げ生成関数ｇi,kおよび桁上げ伝搬関数ｐi,kを求め、
さらに後段で用いる中間差si、すなわち、 si＝xiyi …（５） を求めることが第１図に示した桁上げ生成伝搬発生回路
101の動作である。
次に、差生成回路102について述べる。桁上げ生成関
数ｇi,jおよび伝搬桁上げ関数ｐi,jの定義から、全ての
桁の減算を考えたときのｉ桁目の桁上げbiは次式で与え
られる。
数ｇi,jおよび伝搬桁上げ関数ｐi,jの定義から、全ての
桁の減算を考えたときのｉ桁目の桁上げbiは次式で与え
られる。
b1＝ｇi,j＋ｐi,j・bj-1 …（６） また、（６）式においてｊ＝０とおけば、 b1＝ｇi,o＋ｐi,o・b-1 …（７） となる。ここで、b-1は最下位桁への桁上げを意味して
おり、b-1を“0"とすればＸ−Ｙの演算に対する各桁か
らの桁上げbiを求めることができ、さらにbi-1からｉ桁
のＸ−Ｙの演算結果Ziを次式により求めることができ
る。
おり、b-1を“0"とすればＸ−Ｙの演算に対する各桁か
らの桁上げbiを求めることができ、さらにbi-1からｉ桁
のＸ−Ｙの演算結果Ziを次式により求めることができ
る。
zi＝xiyibi-1＝sibi-1 …（８） すなわち、第１図の桁上げ生成伝搬発生回路101の出
力である桁上げ生成関数ｇi,j、桁上げ伝搬関数ｐi,jお
よび中間差siから、（７）式におけるb-1を“0"として
最下位桁への桁上げが“0"の場合のＸ−Ｙの減算時の各
桁から桁上げbiおよび上位あふれ信号bn-1 0を求め、さ
らに、（８）式を用いてＸ−Ｙの演算結果ziを求めるの
が和差生成回路102の働きである。
力である桁上げ生成関数ｇi,j、桁上げ伝搬関数ｐi,jお
よび中間差siから、（７）式におけるb-1を“0"として
最下位桁への桁上げが“0"の場合のＸ−Ｙの減算時の各
桁から桁上げbiおよび上位あふれ信号bn-1 0を求め、さ
らに、（８）式を用いてＸ−Ｙの演算結果ziを求めるの
が和差生成回路102の働きである。
一方、上位あふれ生成回路103においては、（７）式
におけるb-1を“1"として最下位桁への桁上げが“1"の
場合のＸ−Ｙの減算時の上位あふれ信号bn-1 1を求め
る。ここで、b-1は前述したように最下位桁への桁上が
りを意味しており、b-1を“1"とすれば１の減算を意味
する。したがって、b-1を“1"として（６）および
（７）式を用いてbn-1を求めることにより、Ｘ−（Ｙ＋
１）の演算に対する最下位桁からの桁上げ、すなわち上
位あふれ信号bn-1 1を求めることができる。以上のよう
に、桁上げ生成伝搬発生回路101からの出力である桁上
げ生成関数ｇi,jおよび桁上げ伝搬関数ｐi,jから、Ｘ−
（Ｙ＋１）の演算に対する上位あふれbn-1 1を求めるの
が上位あふれ生成回路103の働きである。
におけるb-1を“1"として最下位桁への桁上げが“1"の
場合のＸ−Ｙの減算時の上位あふれ信号bn-1 1を求め
る。ここで、b-1は前述したように最下位桁への桁上が
りを意味しており、b-1を“1"とすれば１の減算を意味
する。したがって、b-1を“1"として（６）および
（７）式を用いてbn-1を求めることにより、Ｘ−（Ｙ＋
１）の演算に対する最下位桁からの桁上げ、すなわち上
位あふれ信号bn-1 1を求めることができる。以上のよう
に、桁上げ生成伝搬発生回路101からの出力である桁上
げ生成関数ｇi,jおよび桁上げ伝搬関数ｐi,jから、Ｘ−
（Ｙ＋１）の演算に対する上位あふれbn-1 1を求めるの
が上位あふれ生成回路103の働きである。
最後に、２つの上位あふれ信号bn-1 0,bn-1 1から、Ｘ
とＹとが等しいことを示す検出信号Ｅ、ＸがＹより小さ
いことを示す検出信号Ｌ、ＸがＹより大きいことを示す
検出信号Ｇが出力される。
とＹとが等しいことを示す検出信号Ｅ、ＸがＹより小さ
いことを示す検出信号Ｌ、ＸがＹより大きいことを示す
検出信号Ｇが出力される。
以上の説明からわかるように、上位あふれ信号bn-1 0,
bn-1 1をもとめるための回路と２つのデータの差Ｘ−Ｙ
をもとめるための回路は、桁上げ生成伝搬発生回路を共
用して構成することができるので、少ない回路素子数で
実現することができる。
bn-1 1をもとめるための回路と２つのデータの差Ｘ−Ｙ
をもとめるための回路は、桁上げ生成伝搬発生回路を共
用して構成することができるので、少ない回路素子数で
実現することができる。
第２図は、第１図に示した本発明の実施例を入力デー
タの桁数を８桁として、CMOS論理回路を用いて具体的に
実現した場合の回路図である。第２図において、201が
桁上げ生成伝搬発生回路、202は差生成回路、203a,203b
および203cは上位あふれ生成回路を構成する論理ゲート
であり、xi（０≦ｉ≦７）が被減数、yi（０≦ｉ≦７）
が減数、zi（０≦ｉ≦７）が減算結果、bn-1 0,bn-1 1は
最下位桁への桁上げがそれぞれ“0"および“1"の場合の
Ｘ−Ｙの減算時の上位あふれ信号、ＥはＸとＹとが等し
いことを示す検出信号、ＬはＸがＹより小さいことを示
す検出信号、ＧはＸがＹより大きいことを示す検出信号
である。第２図からわかるように、本実施例によれば、
減算器に簡単な回路を付加するだけで、減算結果を得る
以前に、２つの上位あふれ信号から高速に且つ少ない回
路素子数で、２つのデータの大小関係の検出信号を出力
することができる。
タの桁数を８桁として、CMOS論理回路を用いて具体的に
実現した場合の回路図である。第２図において、201が
桁上げ生成伝搬発生回路、202は差生成回路、203a,203b
および203cは上位あふれ生成回路を構成する論理ゲート
であり、xi（０≦ｉ≦７）が被減数、yi（０≦ｉ≦７）
が減数、zi（０≦ｉ≦７）が減算結果、bn-1 0,bn-1 1は
最下位桁への桁上げがそれぞれ“0"および“1"の場合の
Ｘ−Ｙの減算時の上位あふれ信号、ＥはＸとＹとが等し
いことを示す検出信号、ＬはＸがＹより小さいことを示
す検出信号、ＧはＸがＹより大きいことを示す検出信号
である。第２図からわかるように、本実施例によれば、
減算器に簡単な回路を付加するだけで、減算結果を得る
以前に、２つの上位あふれ信号から高速に且つ少ない回
路素子数で、２つのデータの大小関係の検出信号を出力
することができる。
なお、以上の説明では、減算結果を求めるための桁上
げ生成伝搬発生回路と上位あふれ信号を求めるための桁
上げ生成伝搬発生回路とを共用して構成した場合につい
て述べたが、それぞれに独立に設けてもよいことは言う
までもない。また、以上の説明は一実施例であり、他の
論理組合せ、あるいはCMOS回路以外の技術、例えばNMOS
回路やバイポーラ回路などについても同様に構成するこ
とができる。
げ生成伝搬発生回路と上位あふれ信号を求めるための桁
上げ生成伝搬発生回路とを共用して構成した場合につい
て述べたが、それぞれに独立に設けてもよいことは言う
までもない。また、以上の説明は一実施例であり、他の
論理組合せ、あるいはCMOS回路以外の技術、例えばNMOS
回路やバイポーラ回路などについても同様に構成するこ
とができる。
発明の効果 以上述べてきたように、本発明によれば、減算器に簡
単な回路を付加するだけで、減算結果を得る以前に、２
つの上位あふれ信号から高速に、２つのデータの大小関
係の検出でき、さらに、上位あふれ信号を出力するため
の桁上げ生成伝搬発生回路は減算器の差生成回路の桁上
げ生成伝搬発生回路と共用することができるので、少な
い回路素子数で実現できる等の効果を有し、実用的にき
わめて有用である。
単な回路を付加するだけで、減算結果を得る以前に、２
つの上位あふれ信号から高速に、２つのデータの大小関
係の検出でき、さらに、上位あふれ信号を出力するため
の桁上げ生成伝搬発生回路は減算器の差生成回路の桁上
げ生成伝搬発生回路と共用することができるので、少な
い回路素子数で実現できる等の効果を有し、実用的にき
わめて有用である。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例をCMOS回路で構成した論理回路図、第３図
は従来方法の回路構成を示すブロック図である。 101,102……桁上げ生成伝搬発生回路、102……差生成回
路、103……上位あふれ生成回路。
発明の実施例をCMOS回路で構成した論理回路図、第３図
は従来方法の回路構成を示すブロック図である。 101,102……桁上げ生成伝搬発生回路、102……差生成回
路、103……上位あふれ生成回路。
Claims (2)
- 【請求項１】第１のデータから第２のデータを減算し、
少なくとも上位あふれ信号を出力する第１減算手段と、 前記第２のデータと“1"との和を前記第１のデータから
減算し、少なくとも上位あふれ信号を出力する第２減算
手段と、 前記第１減算手段の上位あふれ信号と前記第２減算手段
の上位あふれ信号とから、前記第１のデータと第２のデ
ータの大小関係を検出する検出器とを有し、 前記第１減算手段と前記第２減算手段とが桁上げ伝搬回
路を共用し、前記桁上げ伝搬回路においてのみ桁上げ伝
搬が生じるように構成したことを特徴とする演算処理装
置。 - 【請求項２】第１減算手段の上位あふれ信号が“1"の時
第１のデータが第２のデータより小さいことを検出し、
第２減算手段の上位あふれ信号が“0"の時第１のデータ
が第２のデータより大きいことを検出し、それ以外の時
第１のデータと第２のデータが等しいことを検出する検
出器を有することを特徴とする請求項１に記載の演算処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273443A JP2653134B2 (ja) | 1988-10-28 | 1988-10-28 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273443A JP2653134B2 (ja) | 1988-10-28 | 1988-10-28 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118828A JPH02118828A (ja) | 1990-05-07 |
| JP2653134B2 true JP2653134B2 (ja) | 1997-09-10 |
Family
ID=17527982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273443A Expired - Fee Related JP2653134B2 (ja) | 1988-10-28 | 1988-10-28 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653134B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
-
1988
- 1988-10-28 JP JP63273443A patent/JP2653134B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 萩原宏「電子計算機通論２演算・制御装置」（Ｓ５３−３−１０）朝倉書店Ｐ．１１７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02118828A (ja) | 1990-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |