JPH0635676A - 除算回路 - Google Patents
除算回路Info
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- JPH0635676A JPH0635676A JP4193570A JP19357092A JPH0635676A JP H0635676 A JPH0635676 A JP H0635676A JP 4193570 A JP4193570 A JP 4193570A JP 19357092 A JP19357092 A JP 19357092A JP H0635676 A JPH0635676 A JP H0635676A
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Abstract
(57)【要約】
【目的】 本発明は，浮動小数点用の除算回路に関し，
丸め処理によるキャリーアウト信号を高速で形成するこ
とを目的とする。 【構成】 浮動小数点除算の仮数部の最終商を各々が複
数ビットからなる部分商を繰り返し複数求めることによ
って求める除算回路に，複数の部分商の各々の複数ビッ
トが全て“１”であることを検出する検出回路５と，検
出回路５での検出結果を保持するレジスタ６と，繰り返
し複数求められた部分商のうちの最後に求められた部分
商と前記レジスタ６の出力とに基づいて，ラウンドモー
ド信号に従ってキャリーイン信号を出力する判定回路７
とを備えるように構成し，キャリーイン信号を丸め処理
を行うためのラウンド回路４と指数部の演算のための加
算回路８とへ入力するように構成する。
丸め処理によるキャリーアウト信号を高速で形成するこ
とを目的とする。 【構成】 浮動小数点除算の仮数部の最終商を各々が複
数ビットからなる部分商を繰り返し複数求めることによ
って求める除算回路に，複数の部分商の各々の複数ビッ
トが全て“１”であることを検出する検出回路５と，検
出回路５での検出結果を保持するレジスタ６と，繰り返
し複数求められた部分商のうちの最後に求められた部分
商と前記レジスタ６の出力とに基づいて，ラウンドモー
ド信号に従ってキャリーイン信号を出力する判定回路７
とを備えるように構成し，キャリーイン信号を丸め処理
を行うためのラウンド回路４と指数部の演算のための加
算回路８とへ入力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は除算回路に関し，特に，
浮動小数点の除算演算を高速に行うのに適した除算回路
に関する。
浮動小数点の除算演算を高速に行うのに適した除算回路
に関する。
【０００２】除算演算は，乗算と加減算との組み合わせ
によって行われるが，加減算毎に符号の判定を必要とす
るため高速化に向いていない。そこで通常，ハードウェ
アにより専用の高速除算回路（除算器）が用意される。
によって行われるが，加減算毎に符号の判定を必要とす
るため高速化に向いていない。そこで通常，ハードウェ
アにより専用の高速除算回路（除算器）が用意される。
【０００３】
【従来の技術】図２は従来技術説明図であり，従来の除
算回路の要部を示す。浮動小数点演算は指数部の演算と
仮数部の演算とに分けて行われるが，図２に示す回路は
主に仮数部の演算回路の要部を示す。仮数部の演算で
は，被除数を除数で割って商（最終商）を求める。最終
商は，大きい位の側から複数ビットづつ部分的に商（部
分商）を求めることを繰り返すことによって求められ
る。
算回路の要部を示す。浮動小数点演算は指数部の演算と
仮数部の演算とに分けて行われるが，図２に示す回路は
主に仮数部の演算回路の要部を示す。仮数部の演算で
は，被除数を除数で割って商（最終商）を求める。最終
商は，大きい位の側から複数ビットづつ部分的に商（部
分商）を求めることを繰り返すことによって求められ
る。
【０００４】図２において，レジスタ１は複数ビット
（例えば４ビット又は８ビット）からなる部分商を格納
する。レジスタ１の部分商は，補正回路２において必要
に応じて補正（“−１”を加える補正）を施された後，
レジスタ３に大きい位の側から（図中，左側から）順次
格納される。即ち，レジスタ３に最終商が得られる。例
えば，部分商が４ビット（１６進数），最終商が６４ビ
ット（倍精度）である場合，部分商を１６回求めること
により，最終商が求まる。
（例えば４ビット又は８ビット）からなる部分商を格納
する。レジスタ１の部分商は，補正回路２において必要
に応じて補正（“−１”を加える補正）を施された後，
レジスタ３に大きい位の側から（図中，左側から）順次
格納される。即ち，レジスタ３に最終商が得られる。例
えば，部分商が４ビット（１６進数），最終商が６４ビ
ット（倍精度）である場合，部分商を１６回求めること
により，最終商が求まる。
【０００５】最後の部分商を求めレジスタ３に格納した
時点で，丸め処理（ラウンド処理）が必要となる。即
ち，四捨五入，切上げ，切捨て等の処理を最後の部分商
について行い，その結果を仮数部の他の桁に反映させる
必要がある。四捨五入，切上げ，切捨て等のいずれを行
うかは，ラウンドモード信号で指示される。
時点で，丸め処理（ラウンド処理）が必要となる。即
ち，四捨五入，切上げ，切捨て等の処理を最後の部分商
について行い，その結果を仮数部の他の桁に反映させる
必要がある。四捨五入，切上げ，切捨て等のいずれを行
うかは，ラウンドモード信号で指示される。
【０００６】例えば，レジスタ３において最後の部分商
を除く全てのビットが“１”（ all１）であり，ラウン
ドモード信号は四捨五入を指示している場合において，
最後の部分商が５以上であるとする。この場合，判定回
路９からキャリー信号Ｃin（“＋１”）が出力され，ラ
ウンド回路４に入力される。ラウンド回路４は，レジス
タ３の最後の部分商を除く全てのビットをレジスタ３か
ら取り込んでいる。その内容が“all １”であるラウン
ド回路４にキャリー“＋１”を加える（インクリメント
する）のであるから，ラウンド回路４の各ビットは全て
“０”になる。これと共に，ラウンド回路４からキャリ
ーアウト信号Ｃout （“＋１”）が出力され，指数演算
部を構成する加算回路８へ入力される。
を除く全てのビットが“１”（ all１）であり，ラウン
ドモード信号は四捨五入を指示している場合において，
最後の部分商が５以上であるとする。この場合，判定回
路９からキャリー信号Ｃin（“＋１”）が出力され，ラ
ウンド回路４に入力される。ラウンド回路４は，レジス
タ３の最後の部分商を除く全てのビットをレジスタ３か
ら取り込んでいる。その内容が“all １”であるラウン
ド回路４にキャリー“＋１”を加える（インクリメント
する）のであるから，ラウンド回路４の各ビットは全て
“０”になる。これと共に，ラウンド回路４からキャリ
ーアウト信号Ｃout （“＋１”）が出力され，指数演算
部を構成する加算回路８へ入力される。
【０００７】以上により，四捨五入の結果を仮数部の各
桁に反映させると共に，必要に応じて指数部に加算し仮
数部の右桁移動を行う。この後，加算回路８の出力を指
数部とし，ラウンド回路４の出力を仮数部として，指数
部と仮数部とからなる浮動小数点除算の結果を出力す
る。
桁に反映させると共に，必要に応じて指数部に加算し仮
数部の右桁移動を行う。この後，加算回路８の出力を指
数部とし，ラウンド回路４の出力を仮数部として，指数
部と仮数部とからなる浮動小数点除算の結果を出力す
る。
【０００８】
【発明が解決しようとする課題】前述の従来技術によれ
ば，丸め処理の内容によっては，最後の部分商の値の影
響が仮数部にまで及ぶ。即ち，切捨ての場合は影響がな
いが，四捨五入，切上げ等の場合には前述の如く加算回
路８への丸め処理によるキャリーアウト信号の入力があ
る。
ば，丸め処理の内容によっては，最後の部分商の値の影
響が仮数部にまで及ぶ。即ち，切捨ての場合は影響がな
いが，四捨五入，切上げ等の場合には前述の如く加算回
路８への丸め処理によるキャリーアウト信号の入力があ
る。
【０００９】この加算回路８への入力を考慮しなければ
ならないため，丸め処理が除算演算の高速化の障害とな
っていた。即ち，丸め処理による遅延が，除算演算の時
間の中で大きな割合を占めていた。
ならないため，丸め処理が除算演算の高速化の障害とな
っていた。即ち，丸め処理による遅延が，除算演算の時
間の中で大きな割合を占めていた。
【００１０】この遅延が大きくなる理由は以下のとおり
である。ラウンド回路４は，最後の部分商をその一端か
ら入力し，キャリーアウト信号をその他端から出力する
構成である。このため，最後の部分商を格納するレジス
タ３の部分又は判定回路９から加算回路８までの物理的
距離が長くなってしまい，信号の伝搬に時間がかかる。
また，入力から出力までのラウンド回路４の段数が多い
ので，段数分だけ遅延が大きくなる。この傾向は最終商
の桁が大きい程又は倍精度の場合程顕著になる。更に，
加算回路８への指数入力が既にall “１”である場合に
丸め処理によるキャリーアウト信号が入力されるとオー
バフローが生ずるが，このオーバフローの検出が，前述
の遅延により遅くなってしまう。
である。ラウンド回路４は，最後の部分商をその一端か
ら入力し，キャリーアウト信号をその他端から出力する
構成である。このため，最後の部分商を格納するレジス
タ３の部分又は判定回路９から加算回路８までの物理的
距離が長くなってしまい，信号の伝搬に時間がかかる。
また，入力から出力までのラウンド回路４の段数が多い
ので，段数分だけ遅延が大きくなる。この傾向は最終商
の桁が大きい程又は倍精度の場合程顕著になる。更に，
加算回路８への指数入力が既にall “１”である場合に
丸め処理によるキャリーアウト信号が入力されるとオー
バフローが生ずるが，このオーバフローの検出が，前述
の遅延により遅くなってしまう。
【００１１】本発明は，丸め処理によるキャリーアウト
信号を高速に形成できる浮動小数点用の除算回路を提供
することを目的とする。
信号を高速に形成できる浮動小数点用の除算回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図であり，本発明による除算回路の要部を示す。この除
算回路は，浮動小数点除算を行う除算回路であって，各
々が複数ビットからなる部分商を繰り返し複数求めるこ
とによってその仮数部の最終商を求めるものである。こ
の除算回路において，検出回路５は複数の部分商の各々
の複数ビットが全て“１”であることを検出する。レジ
スタ６は検出回路５での検出結果を保持する。判定回路
７は，繰り返し複数求められた部分商のうちの最後に求
められた部分商とレジスタ６の出力とに基づいて，ラウ
ンドモード信号に従ってキャリーイン信号を出力する。
キャリーイン信号は丸め処理を行うためのラウンド回路
４と指数部の演算のための加算回路８とへ入力される。
図であり，本発明による除算回路の要部を示す。この除
算回路は，浮動小数点除算を行う除算回路であって，各
々が複数ビットからなる部分商を繰り返し複数求めるこ
とによってその仮数部の最終商を求めるものである。こ
の除算回路において，検出回路５は複数の部分商の各々
の複数ビットが全て“１”であることを検出する。レジ
スタ６は検出回路５での検出結果を保持する。判定回路
７は，繰り返し複数求められた部分商のうちの最後に求
められた部分商とレジスタ６の出力とに基づいて，ラウ
ンドモード信号に従ってキャリーイン信号を出力する。
キャリーイン信号は丸め処理を行うためのラウンド回路
４と指数部の演算のための加算回路８とへ入力される。
【００１３】
【作用】検出回路５は，部分商が求まる毎に，その部分
商の複数ビットとそれまでに求められた部分商の各々の
複数ビットとが全て“１”であるか否かを判定しこれを
検出する。従って，最後の部分商が求められた時，レジ
スタ６には，最後の部分商を除くまで求められた複数の
部分商の各々の複数のビットが全て“１”か否かの検出
結果が格納されている。
商の複数ビットとそれまでに求められた部分商の各々の
複数ビットとが全て“１”であるか否かを判定しこれを
検出する。従って，最後の部分商が求められた時，レジ
スタ６には，最後の部分商を除くまで求められた複数の
部分商の各々の複数のビットが全て“１”か否かの検出
結果が格納されている。
【００１４】例えば，前述と同様に，レジスタ３におい
て最後の部分商を除く全てのビットが全て“１”であ
り，ラウンドモード信号は四捨五入を指示している場合
において，最後の部分商が５以上であるとする。この場
合，判定回路７には，最後の部分商，ラウンドモード信
号，レジスタ６の出力（全てのビットが“１”であるこ
とを示す出力）が入力される。
て最後の部分商を除く全てのビットが全て“１”であ
り，ラウンドモード信号は四捨五入を指示している場合
において，最後の部分商が５以上であるとする。この場
合，判定回路７には，最後の部分商，ラウンドモード信
号，レジスタ６の出力（全てのビットが“１”であるこ
とを示す出力）が入力される。
【００１５】判定回路７は，この入力に応じて直ちに，
キャリーイン信号を出力する。このキャリーイン信号を
用いてラウンド回路４において丸め処理が行われると共
に，加算回路８において指数部への加算が行われる。こ
れにより，従来の如くラウンド回路４における丸め処理
の後に指数部への加算の発生を検出するのではなく，予
め丸め処理前に判定回路７において必ず指数部への加算
が発生することを検出し，当該加算を行うことができ
る。
キャリーイン信号を出力する。このキャリーイン信号を
用いてラウンド回路４において丸め処理が行われると共
に，加算回路８において指数部への加算が行われる。こ
れにより，従来の如くラウンド回路４における丸め処理
の後に指数部への加算の発生を検出するのではなく，予
め丸め処理前に判定回路７において必ず指数部への加算
が発生することを検出し，当該加算を行うことができ
る。
【００１６】この結果，加算回路８はラウンド回路４の
出力ではなく判定回路７の出力を用いるので判定回路７
の近傍に設けることができるので，物理的距離が短く，
信号の伝搬も短時間でできる。また，ラウンド回路４の
段数が多いことによる遅延は無関係となるので，この点
からも当該加算を高速化できる。また加算回路８でのオ
ーバフローの検出も高速化できる。
出力ではなく判定回路７の出力を用いるので判定回路７
の近傍に設けることができるので，物理的距離が短く，
信号の伝搬も短時間でできる。また，ラウンド回路４の
段数が多いことによる遅延は無関係となるので，この点
からも当該加算を高速化できる。また加算回路８でのオ
ーバフローの検出も高速化できる。
【００１７】
【実施例】図１について更に説明する。前述の如く，浮
動小数点演算は指数部の演算と仮数部の演算とに分けて
行われるが，図１に示す回路は主に仮数部の演算回路の
要部を示す。仮数部の演算では，被除数を除数で割って
最終商を求める。最終商は，大きい位の側から複数ビッ
トづつ部分的に商（部分商）を求めることを繰り返すこ
とによって求められる。本実施例では，部分商が４ビッ
ト（１６進数），最終商が６４ビット（倍精度）であ
り，部分商を１６回求めることにより最終商を求めてい
る。
動小数点演算は指数部の演算と仮数部の演算とに分けて
行われるが，図１に示す回路は主に仮数部の演算回路の
要部を示す。仮数部の演算では，被除数を除数で割って
最終商を求める。最終商は，大きい位の側から複数ビッ
トづつ部分的に商（部分商）を求めることを繰り返すこ
とによって求められる。本実施例では，部分商が４ビッ
ト（１６進数），最終商が６４ビット（倍精度）であ
り，部分商を１６回求めることにより最終商を求めてい
る。
【００１８】部分商は周知の手段により所定のタイミン
グで求められてレジスタ１に入力される。更に，レジス
タ１の部分商は周知の手段により補正回路２において補
正される。
グで求められてレジスタ１に入力される。更に，レジス
タ１の部分商は周知の手段により補正回路２において補
正される。
【００１９】例えば，ある部分商Ｑｉが求まっている
時， 部分剰余Ｒｉ−（部分商Ｑｉ×除数Ｄ）＝部分剰余Ｒｉ
＋１ により部分剰余Ｒｉ＋１を求める。そして，この部分剰
余Ｒｉ＋１と除数Ｄとにより予め設けられたテーブルを
検索して，新たな部分商Ｑｉ＋１を求める。更にこれを
繰り返すことにより，順次部分商を求める。なお，最初
の部分商は，被除数Ｎと除数Ｄとにより前記テーブルを
検索して求める。被除数Ｎは最初の部分剰余でもある。
部分商Ｑｉ×除数Ｄは除数倍数の発生によって得る。
時， 部分剰余Ｒｉ−（部分商Ｑｉ×除数Ｄ）＝部分剰余Ｒｉ
＋１ により部分剰余Ｒｉ＋１を求める。そして，この部分剰
余Ｒｉ＋１と除数Ｄとにより予め設けられたテーブルを
検索して，新たな部分商Ｑｉ＋１を求める。更にこれを
繰り返すことにより，順次部分商を求める。なお，最初
の部分商は，被除数Ｎと除数Ｄとにより前記テーブルを
検索して求める。被除数Ｎは最初の部分剰余でもある。
部分商Ｑｉ×除数Ｄは除数倍数の発生によって得る。
【００２０】また，例えばある部分商Ｑｉを求めレジス
タ１にセットしたが，この部分商Ｑｉを代入して上式に
より求めた部分剰余Ｒｉ＋１が負の値となった時，この
部分商Ｑｉが補正回路２により補正される。即ち，レジ
スタ１の出力を補正回路２が取り込み，これから“−
１”だけ減算する補正を行う。従って，レジスタ３には
Ｑｉ−１が入力される。これにより，部分剰余Ｒｉ＋１
は正の値となる。なお，部分剰余Ｒｉ＋１が補正なしで
正の値となる時，部分商Ｑｉがそのままレジスタ３に入
力される。
タ１にセットしたが，この部分商Ｑｉを代入して上式に
より求めた部分剰余Ｒｉ＋１が負の値となった時，この
部分商Ｑｉが補正回路２により補正される。即ち，レジ
スタ１の出力を補正回路２が取り込み，これから“−
１”だけ減算する補正を行う。従って，レジスタ３には
Ｑｉ−１が入力される。これにより，部分剰余Ｒｉ＋１
は正の値となる。なお，部分剰余Ｒｉ＋１が補正なしで
正の値となる時，部分商Ｑｉがそのままレジスタ３に入
力される。
【００２１】補正回路２の出力は順次レジスタ３に取り
込まれ，その所定の位置に格納される。このために，図
外のカウンタが用いられる。このカウンタ出力に従っ
て，補正回路２の４ビットの出力は，レジスタ３を構成
する１６個の４ビットのレジスタ３０−１乃至３０−１
６に，図中左側即ちレジスタ３０−１（大きい桁の側）
から順に格納される。
込まれ，その所定の位置に格納される。このために，図
外のカウンタが用いられる。このカウンタ出力に従っ
て，補正回路２の４ビットの出力は，レジスタ３を構成
する１６個の４ビットのレジスタ３０−１乃至３０−１
６に，図中左側即ちレジスタ３０−１（大きい桁の側）
から順に格納される。
【００２２】また，補正回路２の出力（部分商Ｑｉ）
は，検出回路５へ入力される。検出回路５は，例えば５
入力ＡＮＤゲートからなり，補正回路２の４ビットの出
力とレジスタ６の１ビットの出力とを入力とする。レジ
スタ６は，例えば１ビットのラッチ回路からなる。
は，検出回路５へ入力される。検出回路５は，例えば５
入力ＡＮＤゲートからなり，補正回路２の４ビットの出
力とレジスタ６の１ビットの出力とを入力とする。レジ
スタ６は，例えば１ビットのラッチ回路からなる。
【００２３】部分商Ｑｉ−１のall “１”によりレジス
タ６に“１”がラッチされている時に，all “１”であ
る部分商Ｑｉが検出回路５に入力されると，検出回路５
の出力は再び“１”となり，レジスタ６に“１”がラッ
チされる。なお，最初の部分商Ｑ１の入力の時，レジス
タ６の出力は“１”とされる。また，最後の部分商Ｑ１
６は，レジスタ３（レジスタ３０−１６）から判定回路
７へ入力されるので，検出回路５には入力されない。
タ６に“１”がラッチされている時に，all “１”であ
る部分商Ｑｉが検出回路５に入力されると，検出回路５
の出力は再び“１”となり，レジスタ６に“１”がラッ
チされる。なお，最初の部分商Ｑ１の入力の時，レジス
タ６の出力は“１”とされる。また，最後の部分商Ｑ１
６は，レジスタ３（レジスタ３０−１６）から判定回路
７へ入力されるので，検出回路５には入力されない。
【００２４】最後の部分商Ｑ１６を求めレジスタ３（レ
ジスタ３０−１６）に格納した時点で，丸め処理が必要
となる。即ち，四捨五入，切上げ，切捨て等の処理を最
後の部分商について行い，その結果を他の部分商Ｑ１乃
至Ｑ１５に反映させる必要がある。四捨五入，切上げ，
切捨て等のいずれを行うかは，ラウンドモード信号で指
示される。
ジスタ３０−１６）に格納した時点で，丸め処理が必要
となる。即ち，四捨五入，切上げ，切捨て等の処理を最
後の部分商について行い，その結果を他の部分商Ｑ１乃
至Ｑ１５に反映させる必要がある。四捨五入，切上げ，
切捨て等のいずれを行うかは，ラウンドモード信号で指
示される。
【００２５】例えば，レジスタ３において最後の部分商
Ｑ１６を除く全てのビットが“１”（all １）であり，
ラウンドモード信号は四捨五入を指示している場合にお
いて，最後の部分商Ｑ１６が５以上であるとする。
Ｑ１６を除く全てのビットが“１”（all １）であり，
ラウンドモード信号は四捨五入を指示している場合にお
いて，最後の部分商Ｑ１６が５以上であるとする。
【００２６】この場合，レジスタ６は，検出回路５によ
り既にそれまでのall “１”を検出して，“１”を出力
する。そこで，判定回路７は，このレジスタ６の出力と
最後の部分商Ｑ１６とに基づいてラウンドモード信号に
従って，キャリーイン信号（“＋１”）を形成する。
り既にそれまでのall “１”を検出して，“１”を出力
する。そこで，判定回路７は，このレジスタ６の出力と
最後の部分商Ｑ１６とに基づいてラウンドモード信号に
従って，キャリーイン信号（“＋１”）を形成する。
【００２７】キャリーイン信号はラウンド回路４に入力
され，その最下位ビットに加算される。ラウンド回路４
はレジスタ３の内容のうち部分商Ｑ１乃至Ｑ１５（レジ
スタ３０−１乃至３０−１５の内容）を保持している。
従って，ラウンド回路４のall “１”は，その最下位ビ
ットへのキャリーイン信号（“＋１”）の加算により，
all “０”とされる。
され，その最下位ビットに加算される。ラウンド回路４
はレジスタ３の内容のうち部分商Ｑ１乃至Ｑ１５（レジ
スタ３０−１乃至３０−１５の内容）を保持している。
従って，ラウンド回路４のall “１”は，その最下位ビ
ットへのキャリーイン信号（“＋１”）の加算により，
all “０”とされる。
【００２８】また，キャリーイン信号は指数演算部を構
成する加算回路８へ入力され，その指数入力に加算され
る。ここで，この指数入力は周知の手段により求められ
て加算回路８に入力される。
成する加算回路８へ入力され，その指数入力に加算され
る。ここで，この指数入力は周知の手段により求められ
て加算回路８に入力される。
【００２９】例えば，除数Ｄが被除数Ｎより大きい場合
には予め被除数を右桁移動した上で，除数Ｄと被除数Ｎ
の指数についての減算を行う。この減算結果が前述の指
数入力として加算回路８に入力される。
には予め被除数を右桁移動した上で，除数Ｄと被除数Ｎ
の指数についての減算を行う。この減算結果が前述の指
数入力として加算回路８に入力される。
【００３０】以上により，四捨五入の結果を仮数部に反
映させると共に，必要に応じて指数部に加算し仮数部の
右桁移動を行う。この後，加算回路８の出力を指数部と
し，ラウンド回路４の出力を仮数部として，指数部と仮
数部とからなる浮動小数点除算の結果を出力する。な
お，この出力には，言うまでもなく，サインビットが付
加される。
映させると共に，必要に応じて指数部に加算し仮数部の
右桁移動を行う。この後，加算回路８の出力を指数部と
し，ラウンド回路４の出力を仮数部として，指数部と仮
数部とからなる浮動小数点除算の結果を出力する。な
お，この出力には，言うまでもなく，サインビットが付
加される。
【００３１】また，図１と図２との比較から明らかなよ
うに，加算回路８を，ラウンド回路４のキャリーイン信
号の入力される側であって，判定回路７の近傍に設ける
ことができる。これにより，加算回路８と判定回路７と
の間のＩＣチップ上での物理的距離（即ち配線の長さ）
を短くできるので，信号の伝搬遅延時間を短くできる。
また，加算回路８への入力はラウンド回路４を経たもの
でないので，この点でも遅延時間を短くできる。更にこ
れにより，加算回路８でのオーバフローの検出も従来よ
りも高速に行うことができる。
うに，加算回路８を，ラウンド回路４のキャリーイン信
号の入力される側であって，判定回路７の近傍に設ける
ことができる。これにより，加算回路８と判定回路７と
の間のＩＣチップ上での物理的距離（即ち配線の長さ）
を短くできるので，信号の伝搬遅延時間を短くできる。
また，加算回路８への入力はラウンド回路４を経たもの
でないので，この点でも遅延時間を短くできる。更にこ
れにより，加算回路８でのオーバフローの検出も従来よ
りも高速に行うことができる。
【００３２】なお，このようにすることにより，除数Ｄ
と被除数Ｎの指数についての減算を行う減算回路と加算
回路８との間の物理的距離（配線の長さ）が長くなる。
しかし，この減算は１回のみであるので，部分商Ｑを繰
り返し求めるための時間に比べ十分に短い。従って，こ
の距離の増加による遅延の増大は問題とはならない。ま
た，減算回路からの出力は，加算回路８の直前に設けら
れたレジスタに遅延を考慮した所定のタイミングで取り
込まれ保持されるので，この点からも問題はない。
と被除数Ｎの指数についての減算を行う減算回路と加算
回路８との間の物理的距離（配線の長さ）が長くなる。
しかし，この減算は１回のみであるので，部分商Ｑを繰
り返し求めるための時間に比べ十分に短い。従って，こ
の距離の増加による遅延の増大は問題とはならない。ま
た，減算回路からの出力は，加算回路８の直前に設けら
れたレジスタに遅延を考慮した所定のタイミングで取り
込まれ保持されるので，この点からも問題はない。
【００３３】
【発明の効果】以上説明したように，本発明によれば，
浮動小数点演算を行う除算回路において，複数の部分商
の各々の複数ビットが全て“１”であることを検出して
キャリーイン信号を形成することにより，丸め処理によ
り生じる指数値の補正を最終商を求めた後ラウンド回路
を経ることなく行うことができるので，指数値の補正を
行う回路までの伝搬時間を短くでき，また，ラウンド回
路を経ることによる遅延を無くすことができる結果，丸
め処理を高速に行い，除算全体をも高速に行うことが可
能となる。
浮動小数点演算を行う除算回路において，複数の部分商
の各々の複数ビットが全て“１”であることを検出して
キャリーイン信号を形成することにより，丸め処理によ
り生じる指数値の補正を最終商を求めた後ラウンド回路
を経ることなく行うことができるので，指数値の補正を
行う回路までの伝搬時間を短くでき，また，ラウンド回
路を経ることによる遅延を無くすことができる結果，丸
め処理を高速に行い，除算全体をも高速に行うことが可
能となる。
【図１】本発明の原理構成図である。
【図２】従来技術説明図である。
１ レジスタ ２ 補正回路 ３ レジスタ ４ ラウンド回路 ５ 検出回路 ６ レジスタ ７ 判定回路 ８ 加算回路 ９ 判定回路
Claims (1)
- 【請求項１】 浮動小数点除算を行う除算回路であっ
て，各々が複数ビットからなる部分商を繰り返し複数求
めることによってその仮数部の最終商を求める除算回路
において，前記複数の部分商の各々の複数ビットが全て
“１”であることを検出する検出回路（５）と，前記検
出回路（５）での検出結果を保持するレジスタ（６）
と，前記繰り返し複数求められた部分商のうちの最後に
求められた部分商と前記レジスタ（６）の出力とに基づ
いて，ラウンドモード信号に従ってキャリーイン信号を
出力する判定回路（７）とを備え，前記キャリーイン信
号を丸め処理を行うためのラウンド回路（４）と指数部
の演算のための加算回路（８）とへ入力することを特徴
とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193570A JPH0635676A (ja) | 1992-07-21 | 1992-07-21 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193570A JPH0635676A (ja) | 1992-07-21 | 1992-07-21 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635676A true JPH0635676A (ja) | 1994-02-10 |
Family
ID=16310215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193570A Pending JPH0635676A (ja) | 1992-07-21 | 1992-07-21 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438566B1 (ko) * | 1996-12-10 | 2004-08-09 | 엘지전자 주식회사 | 디지탈신호처리기의반올림처리회로 |
| WO2007063601A1 (ja) * | 2005-12-02 | 2007-06-07 | Fujitsu Limited | 浮動小数点数の除算または平方根演算を行う演算装置及び演算方法 |
| CN102689083A (zh) * | 2012-06-07 | 2012-09-26 | 中国东方电气集团有限公司 | 一种用于大厚板mig/mag多层多道焊接的自主移动式机器人系统 |
-
1992
- 1992-07-21 JP JP4193570A patent/JPH0635676A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438566B1 (ko) * | 1996-12-10 | 2004-08-09 | 엘지전자 주식회사 | 디지탈신호처리기의반올림처리회로 |
| WO2007063601A1 (ja) * | 2005-12-02 | 2007-06-07 | Fujitsu Limited | 浮動小数点数の除算または平方根演算を行う演算装置及び演算方法 |
| US8166092B2 (en) | 2005-12-02 | 2012-04-24 | Fujitsu Limited | Arithmetic device for performing division or square root operation of floating point number and arithmetic method therefor |
| CN102689083A (zh) * | 2012-06-07 | 2012-09-26 | 中国东方电气集团有限公司 | 一种用于大厚板mig/mag多层多道焊接的自主移动式机器人系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |