KR100438566B1

KR100438566B1 - 디지탈신호처리기의반올림처리회로

Info

Publication number: KR100438566B1
Application number: KR1019960063426A
Authority: KR
Inventors: 임진혁; 박종범
Original assignee: 엘지전자 주식회사
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 2004-08-09
Also published as: KR19980045249A

Abstract

본 발명은 디지탈신호 처리기(DSP)의 연속적인 곱셈 및 덧셈 연산기술에 관한 것으로, 종래의 디지탈신호 처리기에서는 소숫점이 발생되는 숫자를 곱셈 및 덧셈연산 처리할 때 수용되지 않는 하위 그룹의 비트를 그냥 버리고 반올림과 같은 별도의 조치를 취하지 않게 되므로 실제 값과의 차이가 반올림을 취할때보다 약간 크게 되는 결함이 있었다.

따라서, 본 발명은 이를 해결하기 위하여, 소정 비트의 두 입력데이타(INPUT1),(INPUT2)를 곱셈처리하는 곱셈기(1)와; 곱셈모드에 따라 상기 곱셈기(1)의 출력비트를 상,하의 두 그룹으로 분류하여 그 중에서 하나의 비트그룹을 덧셈기(5)의 일측 입력으로 제공하기 위한 레지스터(2), 멀티플렉서(3),(4)와; 상기 멀티플렉서(4)의 출력값을 누산처리하기 위한 덧셈기(5) 및 누산기(6)와; 반전곱셈모드신호(

Description

디지탈신호 처리기의 반올림 처리회로

본 발명은 디지탈신호 처리기(DSP: Digital Signal Processor)의 연속적인 곱셈 및 덧셈 연산기술에 관한 것으로, 특히 소숫점이 발생하는 연속적인 곱셈 및 덧셈 연산시 하드웨어적으로 반올림을 처리하여 오차를 저감하도록한 디지탈신호 처리기의 반올림 처리회로에 관한 것이다.

제1도는 일반적인 디지탈신호 처리기의 곱셈 및 덧셈연산 블록도로서 이에 도시한 바와 같이, 소정 비트의 두 입력데이타(INPUT1),(INPUT2)를 곱셈처리하는곱셈기(1)와, 상기 곱셈기(1)의 연산결과를 일시 저장하는 레지스터(2)와; 상기 레지스터(2)를 통해 곱셈결과를 비트수를 기준으로 상,하위의 두 그룹으로 분리공급받아 곱셈모드신호(PM)에 따라 그 중에서 하나의 그룹을 선택하는 멀티플렉서(3)와; 선택신호(SEL)에 따라 상기 멀티플렉서(3)의 출력 데이타를 선택하거나 외부로 부터 공급되는 입력데이타(DATA IN)를 선택하는 멀티플렉서(4)와; 상기 멀티플렉서(4)의 출력값을 연속적으로 덧셈처리하기 위한 덧셈기(5) 및 누산기(6)로 구성된 것으로, 이와 같이 구성된 종래 디지탈신호 처리기의 연산작용을 설명하면 다음과 같다.

입력데이타(INPUT1),(INPUT2)가 소정의 비트수 예로써, 20bit로 입력되는 경우 이들은 곱셈기(1)에서 곱셈처리되어 이로부터 40bit의 연산결과가 출력되어 레지스터(2)에 저장되고, 그 레지스터(2)에 저장된 데이타 중 하위 그룹의 20bit (19:0)는 멀티플렉서(3)의 일측 입력(i₁)으로 전달되고, 상위 그룹의 20bit(38: 19)는 타측입력(i₀)으로 전달된다.

상기 멀티플렉서(3)는 곱셈모드신호(PM)에 따라 일측 입력(i₁)을 선택하여 출력하거나 타측 입력(i₀)을 선택하게 되는데, 소숫점이 발생되지 않는 정수의 곱셈모드에서는 그 곱셈모드신호(PM)가 " 1" 로 공급되어 일측 입력(i₁)으로 공급되는 하위 그룹의 20bit(19:0)를 선택하고, 소숫점이 발생되는 곱셈모드에서는 그 곱셈모드신호(PM)가 " 0" 으로 공급되어 타측 입력(i₀)으로 공급되는 상위 그룹의20bit(38:19)를 선택하게 되며, 여기서는 소숫점이 발생되는 곱셈모드를 예로하여 설명한다.

또한, 다음단의 멀티플렉서(4)는 선택신호(SEL)에 따라 상기 멀티플렉서(3)에서 출력되는 20bit(38:19)의 데이타를 선택하거나 외부로 부터 공급되는 20bit의 입력데이타(DATA IN)를 선택하게 되는데, 여기서는 상기 멀티플렉서(3)에서 출력되는 상위 그룹의 20bit(38:19) 데이타를 선택하는 것을 예로하며 설명한다.

이에따라 덧셈기(5)는 상기 멀티플렉서(4)로 부터 데이타가 입력될 때마다 이를 누산기(6)를 통해 타측 입력으로 공급되는 이전의 누산된 값과 더하여 다시 누산기(6)에 저장하게 된다.

그런데, 여기서 간과할 수 없는 사항은 상기와 같이 덧셈연산을 수행할때 멀티플렉서(3)에서 하위 그룹의 20bit(19:0)가 그냥 버려지고 그에 따른 별다른 조치를 취하지 않게 되므로 실제 값과의 차이가 반올림을 취할때보다 약간 크게 된다는 것이다.

이와 같이 종래의 디지탈신호 처리기에서는 소숫점이 발생되는 숫자를 곱셈 및 덧셈연산 처리할 때 수용되지 않는 하위 그룹의 비트를 그냥 버리고 반올림과 같은 별도의 조치를 취하지 않게 되므로 실제 값과의 차이가 반올림을 취할때보다 약간 크게 되는 결함이 있고, 더욱이 디지탈신호 처리기의 특성상 연속적으로 곱셈과 덧셈을 하게 되므로 이러한 오차(round off error)는 더욱 더 커지게 되어 최종 결과치에 많은 영향을 미치게 된다.

따라서, 본 발명의 목적은 소숫점이 발생되는 숫자를 곱셈 및 덧셈연산 처리하는 경우 수용되지 않는 하위 그룹의 비트를 버릴때 반올림 조건이 성립되는지를 확인하여 덧셈기의 캐리입력단에 제어신호를 공급하고, 이에 의해 반올림이 이루어지게 하는 디지탈신호 처리기의 반올림 처리회로를 제공함에 있다.

제2도는 상기의 목적을 달성하기 위한 본 발명 디지탈신호 처리기의 반올림 처리회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 소정 비트의 두 입력데이타(INPUT1),(INPUT2)를 곱셈처리하는 곱셈기(1)와, 상기 곱셈기(1)의 연산결과를 일시 저장하는 레지스터(2)와; 상기 레지스터(2)를 통해 곱셈결과를 비트수를 기준으로 상,하위의 두 그룹으로 분리공급받아 곱셈모드신호(PM)에 따라 그 중에서 하나의 그룹을 선택하는 멀티플렉서(3)와; 선택신호(SEL)에 따라 상기 멀티플렉서(3)의 출력 데이타를 선택하거나 외부로 부터 공급되는 입력데이타(DATA IN)를 선택하는 멀티플렉서(4)와; 상기 멀티플렉서(4)의 출력값을 이전의 누산된 값과 연속적으로 덧셈처리하고, 그때마다 캐리입력신호(CARRY IN)가 액티브되는지를 확인하여 반올림처리하는 덧셈기(5)와, 상기 덧셈기(5)의 출력을 누산하여 다음번의 덧셈을 위해 그 덧셈기(5)의 타측 입력으로 제공하는 누산기(6)와; 상기 멀티플렉서(3)에 공급되는 곱셈모드신호(PM)의 반전된 반전곱셈모드신호(), 상기 멀티플렉서(4)의 선택신호(SEL),상기 곱셈기(1)의 18번째 비트신호(BIT18)를 앤드조합하여 상기 덧셈기(5)의 캐리입력신호(CARRY IN)로 공급하는 앤드게이트(AD1)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.

반올림을 제외한 전반적인 동작과정은 제1도에서 제시한 종래 기술에서와 동일하다.

즉, 입력데이타(INPUT1),(INPUT2)가 소정의 비트수 예로써, 20bit로 입력되는 경우 이들은 곱셈기(1)에서 곱셈처리되어 40bit의 연산결과가 출력되어 레지스터(2)에 저장되고, 그 레지스터(2)에 저장된 데이타 중 하위 그룹의 20bit (19:0)는 멀티플렉서(3)의 일측 입력(i₁)으로 전달되고, 상위 그룹의 20bit (38:19)는 타측입력(i₀)으로 전달된다.

소숫점이 발생되는 곱셈모드에서는 " 0" 으로 공급되는 곱셈모드신호(PM)에 의해 상기 멀티플렉서(3)에서 상위 그룹의 20bit(38:19)가 선택되고, 이는 다음단의 멀티플렉서(4)에서 선택신호(SEL)에 의해 선택된 후 덧셈기(5)의 일측 입력으로 공급된다.

이에따라, 상기 덧셈기(5)는 상기 멀티플렉서(4)로 부터 데이타가 입력될 때마다 이를 누산기(6)를 통해 타측 입력으로 공급되는 이전의 누산된 값과 더하여 다시 그 누산기(6)에 저장하게 되며, 이와 같은 동작은 상기 곱셈기(1)의 곱셈동작이 이루어질 때마다 연속적으로 이루어진다.

한편, 상기와 같이 소숫점이 발생되는 숫자를 곱셈 및 덧셈연산 처리하는 경우 수용되지 않는 하위 그룹의 20bit(19:0)를 버리는 것에 의하여 그만큼 오차가 발생되는데, 이때, 상기 덧셈기(5)의 반올림을 이용하여 그 오차를 어느 정도 줄일 수 있게 된다.

이를 위해, 어느때 반올림을 해야 할 것인지를 결정해야 되는데, 반올림이일어나야 하는 시점은 상기 덧셈기(5)의 입력이 상기 곱셈기(1)의 40bit 출력중 상위그룹의 20bit(38:19)이고, 18번째 bit가 " 1" 일때 이다. 즉, 곱셈모드신호 PM= 0(반전곱셈모드신호= 1)이고, 선택신호 SEL=1, BIT18 = 1일때 이다.

따라서, 상기 각 신호(),(SEL),(BIT18)를 앤드게이트(AD1)의 입력으로 하여 이의 출력이 덧셈기(5)의 캐리입력단자(CARRY IN)에 공급되게 함으로써 상기의 조건을 만족할 때마다 그 덧셈기(5)에서 반올림이 이루어져 오차발생을 줄일 수 있게된다.

이상에서 상세히 설명한 바와 같이 본 발명은 소숫점이 발생되는 숫자를 곱셈 및 덧셈연산 처리하는 경우 수용되지 않는 하위 그룹의 비트를 버릴 때마다 반올림조건이 성립되는지를 확인하여 조건이 성립하면 덧셈기에서 반올림이 이루어지게함으로써 오차량을 줄일 수 있는 효과가 있다.

제1도는 일반적인 디지탈신호 처리기의 곱셈 및 덧셈연산 블록도.

제2도는 본 발명 디지탈신호 처리기의 반올림 처리회로가 적용되는 곱셈 및 덧셈연산 예시 블록도.

*** 도면의 주요부분에 대한 부호의 설명 ***

1 : 곱셈기 2 : 레지스터

3,4 : 멀티플렉서 5 : 덧셈기

6 : 누산기 AD : 앤드게이트

Claims

소정 비트의 두 입력데이타(INPUT1),(INPUT2)를 곱셈처리하는 곱셈기(1)와; 곱셈모드에 따라 상기 곱셈기(1)의 출력비트를 상,하의 두 그룹으로 분류하여 그 중에서 하나의 비트그룹을 덧셈기(5)의 일측 입력으로 제공하기 위한 레지스터(2), 멀티플렉서(3),(4)와; 상기 멀티플렉서(4)의 출력값을 누산기(6)의 출력값과 더하여 그 누산기(6)의 입력으로 제공하고, 그때마다 캐리입력신호(CARRY IN)를 근거로 반올림을 수행하는 덧셈기(5)와; 상기 멀티플렉서(3)에서 상위 그룹의 20bit(38:19)를 선택하기 위한 반전곱셈모드신호(), 상기 멀티플렉서(3)에서 상기 멀티플렉서(3)로부터 입력되는 상위 그룹의 20bit(38:19)를 선택하기 위한 선택신호(SEL) 및 곱셈결과의 특정 비트신호(BIT18)를 앤드조합하여 상기 덧셈기(5)의 캐리입력신호(CARRY IN)로 공급하는 앤드게이트(AD1)로 구성한 것을 특징으로 하는 디지탈신호 처리기의 반올림 처리회로.