JPH0231226A

JPH0231226A - 浮動小数点乗算回路

Info

Publication number: JPH0231226A
Application number: JP63180340A
Authority: JP
Inventors: Kunihiko Sakata; 邦彦坂田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-21
Filing date: 1988-07-21
Publication date: 1990-02-01
Anticipated expiration: 2009-09-14
Also published as: JPH0673103B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、浮動小数点数を処理する計算機に好適な浮
動小数点乗算回路に関する。

（従来の技術）浮動小数点数の乗算を倍数の加算により処理する方式で
は、仮数部の処理は従来は第３図の回路を用いて行われ
ていた。即ち第３図の構成においては、入力データＸ、
Ｙ（の仮数部）を乗算して積（仮数部１１り　Ｚを得る
場合に、まず倍数発生回路１１によりＹによって選択さ
れるＸの倍数が複数個発生される。このＸの倍数の選択
は、一般ニＸを１ビツトずつ左シフトした値を人力デー
タＹのビットの重みに従って行われるため、この選択さ
れるＸの倍数はＹのビット幅分の個数だけ発生する。こ
れらの倍数を全て加算することによって積Ｚが得られる
が、１個ずつの倍数をキャリールックアへラドアダ−（
以下、ＣＬＡと称する）で加算していくのでは１個の倍
数加算毎にキャリーの伝播が上位ビットまであるので遅
延時間が大きくなりすぎる。そのため、第３図に示すよ
うにキャリー保存方式のキャリーセーブアダー（以下、
Ｃ５Ａと称する）　１２が用いられる。

Ｃ５Ａｌ２においては、第４図の（ＰＡＩＰＡ２の２ビ
ツトから成る）ＰＡ、　　（ＦＢＩ。

ＰＢ２の２ビツトから成る）ＰＢ、（ＰＣＩ　。

ＰＣ２の２ビツトから成る）ＰＣの３人力の２ビツトの
例に示すように、アダー１２−１のキャリーＣは同じ段
の上位のアダー１２−２のキャリー人力ＣＩに伝播して
いくのではなく、次段のアダー１２−３゜１２−４のう
ちの上位のアダー１２−４のキャリー人力となる。この
ため、加算する人力の個数−１個のアダーを通ることに
より、２個の部分積、即ちＰＡ。

ＰＢ並びにＰＣのキャリー伝播のない加算結果であるＰ
Ｄと保存されたキャリー群であるＰＥを得ることができ
る。この２個の部分積を第３図に示すＣＬＡ（＃１）１
３により加算することにより積が得られる。

さて、ＣＬＡ（＃１）１３で生成される積は、（データ
Ｘのビット幅）＋（データＹのビット幅）のビット幅（
通常Ｘ、Ｙは同一ビット幅であることから、人力データ
の２倍長のビット幅）を持つ。

しかし、浮動小数点数の乗算の場合、結果のビット幅も
人力のビット幅と同じにする必要がある。

そこで、第５図に示すようにＣＬＡ　（＃１）Ｈの出力
結果である積１４のうち、浮動小数点数の積として必要
なビット数分のデータ１５を上位から取出し、このデー
タ１５の次の下位ビット１６をＣＬＡ（＃２）１７のキ
ャリー人力とすることによりＯ捨１人（即ち丸め動作）
を行い、入力データＸ、　　Ｙに対する最終的な乗算結
果（積）Ｚを求める。

（発明が解決しようとする課題）上記したように従来の浮動小数点乗算回路では、Ｃ３Ａ
を使用してキャリーの伝播を少なくし、遅延時間を少な
くしようとしている。しかし、積を求めるためにＣＬＡ
　（＃１）によりキャリーの伝播を行った後、丸めを次
の段のＣＬＡ　（＃２）によって行っているため、二重
にキャリーの伝播が発生し、ｌｆ、動小数点乗算の仮数
部処理の高速化が十分に図れないという問題があった。

したがってこの発明は、キャリーの伝播が二重に発生゛
することが防止でき、もって浮動小数点乗算の仮数部処
理の高速化が図れるようにすることを解決すべき課題と
する。

［発明の構成］（課題を解決するための手段）この発明は、２つの乗算対象浮動小数点数の仮数部を人
力してｉ（数個の倍数を発生し、この複数個の倍数を対
象にキャリー伝播のない加算を行ってその加算結果であ
る第１の部分積並びに保存されたキャリー群である第２
の部分積を求め、この第１　ａびに第２の部分積をもと
に仮数部の積を生成する浮動小数点乗算回路に、上記第
１４及びに第２の部分積の下位部分のキャリー伝播のあ
る加算を行う第１加算器と、第１４及びに第２の部分積
の上位部分のキャリー伝播のない加算を行う第２加算器
と、この第２加算器の加算結果並びに保存されたキャリ
ー群および上記第１加算器の加算によって生成される上
位部分へのキャリー並びに丸めビットを加算して必要な
ビット数の仮数部の積を生成する第３加算器とを設けた
ことを特徴とする。

（作用）上記の構成によれば、第２並びに第２の部分積がそれぞ
れ上位部分とド位部分に二重され、下位部分については
キャリー伝播のある第１加算器で加算が行われ、上位部
分についてはキャリー伝播のない第２加算器で加算が行
われる。そして、第２加算器の加算結果並びに保存され
たキャリー群および第１加算器の加算によって生成され
る一上位部分へのキャリーＪｕびに丸めビットが第３加
算器で加算され、仮数部積の生成と丸めとが同時に行わ
れる。明らかなように、以上の第１４及びに第２の部分
積の加算に関し、上位部分についてはキャリー伝播は発
生せず、したがって浮動小数点乗算の仮数部処理速度が
向上する。

（実施例）第１図はこの発明の一実施例に係る浮動小数点乗算回路
のブロック構成を示す。同図において、２１は浮動小数
点数で表現される２つの乗算対象入力データ（の仮数部
）Ｘ、Ｙをもとに複数個の倍数（部分積の群）を生成す
る（第３図の倍数発生回路１１に対応する）倍数発生回
路、２２は倍数発生回路２１で生成された複数個の倍数
を高速で加算して２つの部分積２３．２４（ここでは４
ビツト）を生成するキャリー伝播のないキャリー保存方
式の加算器、即ち（第３図のＣ３Ａ１２に対応する）Ｃ
３Ａ　（キャリーセーブアダー）である。２５はＣ５Ａ
２２で生成された２つの部分積２３．２４の上位半分を
加算して上位半分へのキャリー２６と丸めビット２７を
生成するキャリー伝播のある加算器、即ちＣＬＡ（キャ
リールックアへラドアダー）、２８はＣ５Ａ２２で生成
された２つの部分積２３．２４の上位半分を加算してビ
ット位置の１ビツトずれた２つの部分積２９．３０を生
成するＣ３Ａである。この例において、部分積２９は部
分積２３．２４の上位半分のキャリー伝播のない加算結
果を示し、部分積３０はこの加算時の各ビット位置から
の（伝播されない）保存されたキャリー出力ビットの群
を示す。

３１はＣ３Ａ２８で生成された２つの部分積２９．３０
とＣＬＡ２５からのキャリー２６並びに丸めビット２７
とを加算して浮動小数点数の仮数部ｔＩ２Ｚを生成する
ＣＬＡである。

次に、第１図の構成の動作を説明する。

まず倍数発生回路２１は、Ｘ、Ｙ２個の人力データの仮
数部が入力されると、人力データＹによって選択される
Ｘの倍数（部分積）を次数個発生する。倍数発生回路２
１で発生された？ｊｌ数個の倍数はＣ５Ａ２２に人力さ
れる。Ｃ５Ａ２２は、倍数発生回路２１からの複数個の
倍数をもとに、人力データＸ。

Ｙの２倍のビット幅を持つ２つの部分積２３．２４を発
生する。部分子１２４は複数個の倍数のキャリー伝播の
ない加算結果であり、部分子ａ２３はこのキャリー伝播
のない加算において保存されたキャリー群である。ここ
までの動作は、第３図に示した従来の浮動小数点乗算回
路における倍数発生回路１１およびＣ３Ａ１２の動作と
変わらない。

Ｃ５Ａ２２によって２つの部分積２３．２４が生成され
ると、この部分積２３．２４を加算して積を生成し、丸
め動作を行うのが一般的である。しかし、ビット幅２倍
長の積を生成した後で丸め動作を実行するのでは、キャ
リーの伝播が一旦最上位まで行われた後で、丸め動作時
に再度キャリーの伝播が最上位まで行われるので、効率
が良くない。そこで、この実施例では、ＣＬＡ２５によ
って部分積２３．２４の下位十分の加算を行い、Ｃ５Ａ
２８とＣＬＡ３１の組合わせにより、部分積２３．２４
の上位半分の加算と丸め動作を同時に実行することによ
り、浮動小数点数の仮数部績Ｚを生成するようにしてい
る。

この加算の動作について、仮数部のビット幅が２ビツト
の場合の例を示した第２図を第１図と併用して説明する
。

まず第１図に示すＣ５Ａ２２からはビット幅が人力デー
タＸ、Ｙ（仮数部）の２倍となった２つの部分積（ここ
では４ビツト）　２３．２４が出力される。

この部分積２３．２４のそれぞれ下位半分（下位２ビツ
ト）はＣＬＡ２５に入力される。このＣＬＡ２５は、２
ビツト分の全加算器で構成される。この例では、入力デ
ータが２ビツト長しかないため、リップルキャリーでキ
ャリーが接続されているが、ビット長が長い場合にはル
ックアヘッドキャリ一方式が一般には適用される。ＣＬ
Ａ２５は、上記部分積２３゜２４の各下位２ビツトの加
算を行い、ビット幅２倍長の積の下位半分と上位へのキ
ャリー２６を生成する。このうち、積の仮数部の生成に
必要とされるのは、１ユ位へのキヤＩＪ−２６と、積の
下位半分のうちの最上位ビット（ＭＳＢ）である丸めビ
ット２７であり、他は不要となる。

一方、上記部分積２３．２４のそれぞれ上位半分（上位
２ビツト）はＣ３Ａ２ｇに入力される。

Ｃ３Ａ２ｇは、上記したＣＬＡ２５における部分積２３
、２４の下位２ビツトの加算と並行して、部分積２３、
２４の上位２ビツトの加算を行う。このＣ３Ａ２８にお
いては、キャリー伝播がな（、またＣＬＡ２５からの（
下位２ビツトの加算に伴う）キャリーの伝播もないため
、ＣＬＡ２５の加算（下位２ビットの加算）より先に加
算が終了し、（キャリー伝播のない）１−位２ビットの
加算結果である部分積２９と、保存されたキャリー１ビ
ツト（一般にビット長が「１の場合には、キャリービッ
トはｎ−ｔビット）である部分積３０が生成される。こ
こで、積は倍長を越えることはないため、最上位ビット
からのキャリー出力はあり得ない。即ち部分積３ｏは部
分積２９より１ビツト少ない。

ＣＳＡ２ｇで生成された部分積２９．３０はＣＬＡ３１
に入力される。このＣＬＡ３１には、ＣＬＡ２５で生成
されるキャリー２６および丸めビット２７も入力される
。ＣＬＡ３１は、Ｃ５Ａ２８からの部分積２９（即ち部
分積２３．２４の上位２ビツトのキャリー伝播なし加算
結果）並びに部分積３０（即ち部分積２３．２４の」１
位２ビットの加算時の伝播されないキャリービット、こ
こでは１ビツト）、およびＣＬＡ２５からのキャリー２
Ｂ・■びに丸めビット２７を加算し、即ちＸ、Ｙの仮数
部（２ビツト）の積の−上位２ビットの生成と丸めとを
同時に行い、２ビツトの積（仮数部積）Ｚを得る。

上記したｌデ動小数点乗算回路では、入力データの仮数
部が２ビツト構成の場合、キャリーの伝播はＣＬＡ２５
における２ビツト分と、ＣＬＡ３１における２ビツト分
の計４ビットしか発生しない。これに対して、従来の１
９動小数点乗算回路では、積の生成で４ビツト分、丸め
動作で２ビツト分の計６ビツト分のキャリー伝播がある
。即ちこの実施例によれば、人力データの仮数部が２ビ
ツト構成の場合には、従来に比べて２ビツト分キャリー
の伝播が不要となり、処理の高速化が図れる。

［発明の効果］以り詳述したようにこの発明によれば、部分積の加算を
上位部分と下位部分とに分けて実行し、上位部分につい
てはキャリー伝播のない加算を行い、その補正のための
加算についてはキャリー伝播のある加算器により丸め動
作と同時に行うようにしたので、上位部分について二重
のキャリー伝播が発生することが防止でき、浮動小数点
乗算の仮数部処理の高速化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る浮動小数点乗算回路
のブロック構成図、第２図は第１図の回路のこの発明に
直接関係する部分の具体的構成を示すブロック構成図、
第３図は従来例を示すブロック構成図、第４図は第３図
のＣ３Ａ１２の一部の具体的構成を示す図、第５図は第
３図の構成における丸め動作を説明するための図である
。２１・・・倍数発生回路、２２・・・Ｃ３Ａ　（キャリ
ーセーブアダー）　、２３．２４．２９．３０・・・部
分積、２５・・・ＣＬＡ（キャリールックアヘッドアダ
ー、第１加Ｗ２Ｗ）　　２８・・・キャリー　２７・・
・丸めビット、２８・・・Ｃ５Ａ　（第２加算器）　　
３１・・・ＣＬＡ　（第３加算器）。出願人代理人　弁理士　鈴江武彦第１図第図ＰＯ２ＦＥ２ＰＤＩ日ヨＤＯ第図第図

Claims

【特許請求の範囲】

２つの乗算対象浮動小数点数の仮数部を入力して複数個
の倍数を発生し、この複数個の倍数を対象にキャリー伝
播のない加算を行ってその加算結果である第１の部分積
並びに保存されたキャリー群である第２の部分積を求め
、この第１並びに第２の部分積をもとに必要なビット数
の仮数部の積を生成する浮動小数点乗算回路において、
上記第１並びに第２の部分積の下位部分のキャリー伝播
のある加算を行い、上位部分へのキャリー並びに丸めビ
ットを生成する第１加算器と、上記第１４及びに第２の
部分積の上位部分のキャリー伝播のない加算を行い、そ
の加算結果である第３の部分積並びに保存されたキャリ
ー群である第４の部分積を生成するキャリー保存方式の
第２加算器と、この第２加算器からの第３並びに第４の
部分積および上記第１加算器からのキャリー並びに丸め
ビットを加算して、上記必要なビット数の仮数部の積を
生成する第３加算器とを具備することを特徴とする浮動
小数点乗算回路。