KR960024897A - 반올림 구조를 개선한 부동 소수점 산술 연산기 - Google Patents

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Abstract

본 발명은 부동 소수점 산술 연산기에 관한 것으로, 기준의 부동 소수점 연산기가 갖는 지수정렬, 연산, 정규화, 반올림의 4단계 순차처리 방식에서 지수정렬, 연산 및 반올림 예측, 정규화의 3단계로 그 처리과정을 줄였고, 또한 연산용 덧셈기를 반올림에 사용하므로 면적을 줄이는 효과가 있다.

Description

반올린 구조를 개선한 부동 소수점 산출 연산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 설명하기 위한 2의 보수 체계만 이용한 뺄셈 병렬 계산 흐름도.

Claims (7)

  1. 부동 소수점 덧셈/뺄셈 연산기의 반올림 회로에 있어서, 연산값의 정규화 회로 입력단의 앞에 반올림 회로를 위치시키고 상기 반올림 회로의 신호가 연산결과를 결정하기 위한 멀티플렉스 회로의 입력으로 사용되는 것을 특징으로 하는 부동 소수점 산술 연산기.
  2. 제1항에 있어서, 상기 부동 소수점 산술 연산기가 지수정렬, 덧셈/뺄셈 연산 및 반올림 처리, 정규화의 3단계로 처리되는 것을 특징으로 하는 부동 소수점 산술 연산기
  3. 제1항에 있어서, 상기 부동 소수점 덧셈/뺄셈 연산을 수행하는데에 있어 덧셈/뺄셈 연산과 병렬로 반올림을 하고, 연산값의 정규화 이전에 덧셈/뺄셈 연산과정에서 반올림이 처리되는것을 특징으로 하는 부동 소수점 산술 연산기.
  4. 제3항에 이어서, 상기 부동 소수점 덧셈/빼셈 연산을 수행하는데 있어 올림수 선택 덧셈기를 사용하는 것을 특징으로 하는 부동 소수점 산술 연산기.
  5. 제1항에 있어서, 덧셈/뺄셈의 연산 결과값의 반올림을 지원하기 위하여 뺄셈 병렬 계산기에 1의 보수체계와 2의 보수 체계를 혼합하여 설계하는 것을 특징으로 하는 부동 소수점 산술 연산기.
  6. 덧셈/뺄셈 연산과 병렬로 반올림을 처리하기 위한 반올림 신호 발생회로에 있어서, 지수 정렬 회로에서 발생한 가드비트 라운드 비트, 시티키 비트 신호를 사용하고, 연산기의 1의 보수 체계에서 생선된 값의 비트를 신호로 사용하고, 연산기의 1의 보수 체계에서 생성된 올림수를 사용하고, 위의 신호를 동시에 반올림의 목적으로 사용하는 것을 특징으로 하는 부동 소수점 산술 연산기.
  7. 제6항에 있어서, 상기 정의한 신호를 사용하여 1의 보수 체계연산기(덧셈/뺄셈)와 2의 보수 체제 연산기에서 병렬로 수행된 반올림 값을 선택하는 것을 특징으로 하는 부동 소수점 산술 연산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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