KR970073162A - 단일명령사이클에서 2정수의 절대차 산출방법 및 장치(Calculating the absolute difference of two integer numbers in a single instruction cycle) - Google Patents

단일명령사이클에서 2정수의 절대차 산출방법 및 장치(Calculating the absolute difference of two integer numbers in a single instruction cycle) Download PDF

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Abstract

본 발명은 단일명령사이클에서 2정수의 절대차 산출방법 및 장치에 관한 것으로, 2개의 부호화 또는 비부호화 정수(A,B)의 절대차는 상기 B연산수를 비트-보수화처리하고, 상기 A연산수와 상기 비트-보수처리된 B연산수를 합산하여 중간결과를 얻으며, 상기 중간결과가 오버플로우를 발생하는지를 검출하고, 상기 중간결과를 적절하에 증가시키거나 상기 중간결과를 비트-보수처리함에 의해 단일명령사이클에서 산출된다, 상기 B연산수는 제 1인버터회로(302)에 의해 비트-보수처리되고, 상기 A연산수와 상기 비트-보수처리된 B연산수는 합과 합+1출력을 제공하는 가산기(304)에서 합산된다. 상기 합출력을 제 2인버터회로(306)에 의해 비트-보수처리되고, 제어회로(308)의 제어하에 멀티플렉서(310)는 상기 A연산수와 상기 B연산수 및 합출력의 최상위유효비트와 상기 합출력으로부터의 캐리출력비트 및 사이 연산수가 부호화 또는 비부호화 값인지를 나타내는 모드신호에 기초하여 상기 비트-보수처리된 합출력과 상기 합+1출력중 하나를 선택하게 된다.

Description

단일명령사이클에서 2정수의 절대차 산출장치 및 장치(Calculating the absolute difference of two integer numbers in a single instruction cycle)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3은 본 발명에 따른 로직회로의 블록도.

Claims (21)

  1. 절대차가 비부호화 정수로 되도록 제1 및 제2의 비부호화 정수 연산수의 절대차를 얻기위한 회로를 동작시키는 방법에 있어서, 상기 제2연산수를 비트-보수처리하고; 상기 제1 및 상기 비트-보수처리된 제2연산수를합산하여 중간결과를 얻으며; 상기 제1 및 상기 비트-보수처리된 제2연산수와 중간결과가 비부호화 수인지를판단하고; 상기 중간결과를 증가시켜 상기 오버플로우가 발생되는 경우 비부호화 절대차를 얻으며; 상기 중간결과를 비트-보수화처리하여 상기 오버플로우가 발생되지 않은 경우 비부화화 절대차를 얻는 것을 특징으로 하는2정수의 절대차 산출방법.
  2. 절대차가 비부호화 정수로 되도록 제1 및 제2정수 연산수의 절대차를 얻기 위한 회로를 동작시키는 방법에 있어서, 상기 제2연산수를 비트-보수처리하고; 상기 제1 및 상기비트-보수처리된 제2연산수를 합산하여 중간결과를 얻으며; 상기 중간결과가 오버플로우를 발생하고 상기 제1 및 상기 비트-보수처리된 제2연산수 및 중간결과가 부호화 수로 고려되는가를 판단하고; (i) 오버플로우가 발생되고 상기 중간결과가 음인 경우와,(ii).오버플로우는 발생되지 않고 중간결과가 양인 경우에 상기 중간결과를 증가시켜 상기 비보호화 절대차를 얻으며;(i) 오버플로우가 발생되고 중간결과가 양인 경우와, (ii)오버플로우는 발생되지 않고 중간결과가 음인 경우에상기 중간결과를 비트-보수처리하여 상기 비부호화 절대차를 얻는 것을 특징으로 하는 2정수의 절대차 산출방법.
  3. 절대차가 비부호화 정수로 되도록 부호화 및 비부호화 정수를 포함하는 제1 및 제2연산수의 절대차를 얻기 위한 회로를 동작시키는 방법에 있어서, 상기 제2연산수를 비트-보수처리하고; 상기 제1 및 상기 비트-보수처리된 제2연산수를 합산해서 중간결과를 얻으며; 상기 중간결과가 오버플로우를 발생하고 상기 제1 및 제2연산수가 부호화 수이면 상기 제1 및 상기 비트-보수처리된 연산수 및 중간결과가 부호화 수로 고려되는지와, 상기 제1 및 제 2연산수가 비부호화 수이면 상기 제 1 및 상기 비트-보수처리된 연산수 및 상기 중간결과가 비부호화 수로 고려되는지를 판단하고; (i) 상기 연산수들이 비부호화 수이고 오버플로우가 발생되는 경우와, (ii)상기 연산수들이 부호화 수이고 오버플로우가 발생되며 상기 중간결과가 음인 경우 및, (iii) 상기 연산수들이 부호화 수이고 오버플로우는 발생되지 않으며 중간결과가 양인 경우에 상기 중간결과를 증가시켜 상기 비부호화 절대차를 얻으며; (i) 상기 연산수들이 비부호화 수이고 오버플로우가 발생되지 않는 경우와, (ii)상기 연산수들이 부호화 수이고 오버플로우가 발생되며 상기중간결과는 양인 경우 및, (iii),상기 연산수들이 부호화 수이고 오버플로우가 발생되지 않으며 상기 중간결과는 음인 경우에 상기 중간결과를 비트-보수처리하여 상기 비부호화 절대차를 얻는 것을 특징으로 하는 2정수의 절대차 산출방법.
  4. 제 3항에 있어서, 상기 방법이 단일의 명령사이클에서 실행되는 것을 특징으로 하는 2정수의 절대차 산출방법.
  5. 제4항에 방법을 실행하는 것을 특징으로 하는 프로세서.
  6. 절대차가 정수로 되도록 부호화 및 비부호화 정수를 포함하는 2개의 연산수의 절대차를 얻기 위한 회로를 작동시키는 방법에 있어서, 제1 및 제2의 n-비트 연산수를 구하고; 상기 제2연산수를 비트-보수처리하며; 상기 제1 및 상기 비트-보수처리된 제2연산수를 합산하여 n-비트 중간결과를 얻으며; 상기 중간결과가 오버플로우를 발생하고 상기 제 1및 제2연산수가 부호화 수이면 상기 제1 및 상기 비트-보수처리된 연산수 및 중간결과가 부호화 수로 고려되는지와, 상기 제1 및 제 2연산수가 비부호화 수이면 상기 제 1 및 상기 비트-보수처리된 연산수 및 상기 중간결과가 비부호화 수로 고려되는지를 판단하고; (i) 상기 연산수들이 비부호화 수이고 오버플로우가 발생되는 경우와, (ii) 상기 연산수들이 부호화 수이고 오버플로우가 발생되며 상기 중간결과가 음인 경우 및, (iii) 상기 연산수들이 부호화 수이고 오버플로우는 발생되지 않으며 중간결과가 양인 경우에 상기 중간결과를 증가시켜 사이 제 1 및 제 2연산수의 절대차를 얻으며; (i) 상기 연산수들이 비부호화 수이고 오버플로우가 발생되지 않는 경우와, (ii) 상기 연산수들이 부호화 수이고 오버플로우가 발생되며 상기 중간결과는 양인 경우 및, (iii) 상기 연산수들이 부호화 수이고 오버플로우가 발생되지 않으며 상기 중간결과는 음인 경우에 상기 중간결과를 비트-보수처리하여 상기 제 1 및 제 2연산수이 비부호화 절대차를 얻는 것을 특징으로 하는 2정수의 절대차 산출방법.
  7. 제6항에 있어서, 상기 합산은 n-비트 가산기에 의해 실행되는 것을 특징으로 하는 2정수의 절대차 산출방법.
  8. 제7항에 있어서, 상기 n-비트 가산기는 n-비트합가산기와 n- 합+1 가산기를 포함하여 구성되고, 상기 중간결과의 증가에는 상기 합+1가산기의 출력 선택이 포함되며, 상기 중간 결과의 비트-보수처리에는 상기 합가 산기의 출력의 선택 및 비트-보수처리가 포함되는 것을 특징으로 하는 2정수의 절대차 산출방법.
  9. 제 6항에 있어서, 상기 절대차는 상기 연산수들이 비부호화 수인 경우 오버플로우를 발생하지 않는 n-비트 비부호화 수인 것을 특징으로 하는 2정수의 절대차 산출방법.
  10. 제 6항에 있어서, 상기 절대차는 상기 연산수들이 부호화 수인 경우 오버플로우를 발생하는 n-비트 비부호화 수이고, n-비트 절대차의 최상위유효비트는 1인 것을 특징으로 하는 2정수의 절대차 산출방법.
  11. 제 6항에 있어서 상기 절대차는 상기 연산수들이 비부호화 수인 경우에 오보플로우를 발생하지 않고 상기 연산수들이 부호화 수인 경우에 오버플로우를 발생하는 n-비트 비부호화 수이고, 상기 n-비트 절대차의 최상위유효비트는 1인 것을 특징으로 하는 2정수의 절대차 산출방법.
  12. 제 6항에 있어서, 상기 절대차는 상기 연산수들이 비부호화 수이고 크키비트가 항상 0이며 n+1비트 절대차가 오버플로우를 발생하지 않는 경우에 최상위유효비크가 크기비트인 n+1비트 비부호화 수인 것을 특징으로 하는 2정수의 절대차 산출방법.
  13. 제 6항에 있어서, 상기 절대차는 상기 연산수가 부호화 수이고 부호비트는 항상 0이며 n+1절대차가 오버플로우를 발생하지 않는 경우 최상위유효비트가 비호비트인 n+1비트 부호화 수인 것을 특징으로 하는 2정수의 절대차 산출방법.
  14. 제 6항에 있어서, 상기 절대차는 상기 연산수가 비부호화 수인 경우 최상위 유효비트가 크기비트이고, 상기 연산수가 부호화 수이고 그 최상위 유효비트는 항상 0이며 n+1비트 절대차는 오보플로우를 발생하지 않는 경우이면 상기 최상위유효비트는 부호비트인 n+1비트 수인 것을 특징으로 하는 2정수의 절대차 산출방법.
  15. 제 6항에 있어서, 상기 방법은 범용 컴퓨터에 의해 단일명령사이클에서 실행되는 것을 특징으로 하는 2정수의 절대차 산출방법.
  16. 절대차가 비부호화 정수로 되도록 A와 B연산수의 절대차를 구하는 장치에 있어서, 상기 B 연산수에 결합된 연산수입력과 비트-보수처리된 B연산수를 제공하기 위한 출력을 갖춘 제 1인버터회로와; 합출력과, 상기 A 연산수와 상기 제 1인버터회로의 출력에 각각 결합된 제 1 및 제 2연산수입력을 갖춘 합가산기; 합+1출력과, 상기 A연산수와 상기 제 1인버터회로의 출력에 각각 결합된 제1 및 제 2연산수입력을 갖춘 합+1가산기; 상기 A연산수와 B연산수 및 상기 합출력의 최상위유효비트위치에 결합됨과 더불어 상기 합산산기의 캐리출력비트에 결합되는 입력들과 제어출력을 갖춘 제어회로; 상기 합출력에 결합된 연산수입력과 비트-보수처리된 합출력을 제공하기 위한 출력을 갖춘 제 2인버터회로; 상기 제 2인버터회로의 출력에 결합된 제 1입력과 상기 합+1출력에 결합된 제 2입력을 갖춤과 더불어 상기 제어회로의 제어출력에 결합된 선택입력을 갖춘 멀티플렉서로 구성된 것을 특징으로 하는 2정수의 절대차 산출장치.
  17. 절대차가 비부호화 정수로 되도록 부호화 및 비부호화 정수를 포함하는 A와 B연산수의 절대차를 구하기 위한 장치에 있어서, 상기 B연산수에 결합된 입력과 비트-보수처리된 B연산수를 제공하기 위한 출력을 갖춘 제 1인버터회로와; 합출력을 갖추고 상기 A연산수와 상기 제 1인버터회로의 출력에 각각 결합된 제 1 및 제 2연산 수입력을 갖춘 합가산기 : 합+1출력을 갖추고 상기 A연산수와 상기 제 1인버터회로의 출력에 각기 결합된 제 1 및 제 2 연산수입력을 갖춘 합+1가산기; 상기 A연산수의 최상위유효비트위치와, 상기 B연산수의 최상위유효비트 위치, 상기 합출력의 최상위유효비트위치, 상기 합가산기의 캐리출력비트 및, 상기 A와 B연산수가 부호화 또는 비부호화 수인지를 나타내는 모드신호에 결합되는 입력들과 제어출력을 갖춘 제어회로; 상기 합출력에 결합된 입력과 비트-보수처리된 합출력을 제공하기 위한 출력을 갖춘 제 2인버터회로; 상기 제 2인 버터회로의 출력에 결합된 제 1입력과 상기 합+1츨력에 결합된 제 2입력을 갖춤과 더불어 상기 제어회로의 제어출력에 결합된 선택입력을 갖춘 멀티플렉서로 구성되고, 상기 제어회로의 제어출력은 (i) 상기 모드신호가 비부호화 수를 나타내고 상기 합산기에서 오보플로우가 발생된 경우,(ii)상기 모드신호가 부호화 수를 나타내고 상기 합가산기에서 오버플로우가 발생되며 합출력이 음인 경우,(iii) 상기 모드신호가 부호화 수를 나타내고 상기 합가산기에서 오보플로우가 발생되지 않으며 합출력이 양인 경우 상기 멀티플렉서가 그 제 2입력을 선택하도록 하게 되며 상기 제어회로의 제어출력은 (i) 상기 모드신호가 비부호화 수를 나타내고 상기 합산기에서 오버플로우가 발생되지 않은 경우, (ii) 상기 모드신호가 부호화 수를 나타내고 상기 합가산기에서 오버플로우가 발생되며 합출력이 양인 경우, (iii) 상기 모드신호가 부호화 수를 나타내고 상기 합가산기에서 오버플로우가 발생되지 않으며 상기 합출력이 음인 경우 상기 멀티플렉서가 그 제 1입력을 선택하도록 하는 것을 특징으로 하는 2정수의 절대차 산출장치.
  18. 제 17항에 있어서, 상기 합가산기는 상기 합출력을 제공하는 제 1합발생기에 결합된 제 1캐리체인에 결합된 제 1전파-발생출력부를 포함하게 되고, 상기 합+1가산기는 상기 합+1출력을 제공하는 제 2합발생기에 결합된 제 2캐리체인에 결합되는 제 2전파-발생부를 포함하는 것을 특징으로 하는 2정수의 절대차 산출장치
  19. 제 18항에 있어서, 상기 합가산기와 상기 합+1가산기는 상기 제 1 및 제 2전파-발생부를 공유하게 되고, 상기 제 1캐리체인과 제1합발생기는 논리'0'으로 설정된 최하위유효 캐리입력비트를 갖게 되며, 상기 제 2캐리체인과 제 2합발생기는 논리'1'로 설정된 최하위유효 캐리입력비트를 갖는 것을 특징으로 하는 2정수의 절대차 산출장치
  20. 절대차가 비부호화 정수로 되도록 부호화 및 비부호화 정수를 포함하는 A와 B연산수의 절대차를 구하기 위한 장치에 있어서, 상기 B연산수에 결합된 연산수입력과 비트-보수처리된 B연산수를 제공하기 위한 출력을 갖춘 제 1인버터회로와; 합출력을 갖추고 상기 A연산수와 상기 제 1인버터회로의 출력에 각각 결합된 제 1 및 제 2 연산수입력을 갖춘 합가산기; 합+1출력을 갖추고 상기 A연산수와 상기 제 1인버터회로이 출력에 각각 결합된 제 1 및 제 2연산수입력을 갖춘 합가산기; 상기 A연산수의 최상위유효비트위치(AMSB)와, 상기B연산수의 최상위유효비트위치(BMSB),상기 합출력의 최상위유효비트위치(SMSB), 상기 합가산기의 캐리출력비트(SOUT) 및, 상기 A와 B연산수가 부호화 또는 비부호화 수인지를 나타내는 모드신호(MODE)에 결합됨과 더불어 제어출력을 갖춘 제어회로; 상기 합출력에 결합된 연사수입력과 비트-보수처리된 합출력을 제공하기 위한 출력을 갖춘 제 2인버터회로; 상기 제 2인버터회로의 출력에 결합된 제 1입력과 상기 합+1출력에 결합된 제 2입력을 갖춤과 더불어 상기 제어회로의 제어출력에 결합된 선택입력을 갖춘 멀티플렉서로 구성되고, 상기 제어회로의 출력은의 식 따라 결정되는 것을 특징으로 하는 2정수의 절대차 산출장치.
  21. 절대차가 비부호화 정수로 되도록 부호화 및 비부호화 정수를 포함하는 제 1 및제 2연산수의 절대차를 구하기 위한 장치에 있어서, 상기 제 1 및 제 2연산수가 부호화 또는 비부호화 수인지를 판정하기 위한 수단과; 상기 제 2연산수를 비트-보수처리하기 위한 수단; 상기 제 1 및 상기 비트-보수처리된 제 2연산수를 합산하여 중간결과를 얻는 수단; 상기 중간결과가 오버플로우를 발생하는지를 판단하기 위한 수단; (i) 상기 연산수가 비부호화 수이고 상기 오보플로우가 발생되는 경우,(ii)상기 연산수가 부호화 수이고 상기 오버플로우가 발생되며 상기 중간결과가 음인 경우, (iii) 상기 연산수가 부호화 수이고 상기 오버플로우가 발생되지 않으며 상기 중간결과가 양인 경우에 상기 중간결과를 증가시켜 상기 제 1 및 제 2연산수의 비부호화 절대차를 얻는 수단; (i)상기 연산수가 비부호화 수이고 상기 오보플로우가 발생되지 않는 경우,(ii)상기 연산수가 부호화 수이고 상기 오버플로우가 발생되며 상기 중간결과가 양인 경우, (iii)상기 연산수가 부호화 수이고 상기 오버플로우가 발생되지 않으며 상기 중간결과가 음인경우에 상기 중간결과를 비트-보수화처리하여 상기 제 1 및 제 2연산수의 비부호화 절대차를 얻는 수단으로 이루어진 것을 특징으로 하는 2정수의 절대차 산출장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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