JP2001175880A - 浮動小数点加算器 - Google Patents

Abstract

(57)【要約】 【課題】 クリップコード生成を高速に行なう浮動小数
点加算器を提供する。 【解決手段】 与えられる２つの浮動小数点データの加
算および減算を行なう浮動小数点加算器において、仮数
部の桁合わせ処理の前処理で行なわれる２データの指数
比較および仮数比較の結果と２データの符号とに基づい
て、クリップ座標に対応するデータと与えられた他方の
データとの大小関係をそれぞれコード化する。加減算結
果による零フラグおよび加減算結果符号を用いてクリッ
プコードを生成せず、前処理で求められる指数および仮
数比較部の比較結果を用いて、クリップコードを生成す
るので、回路規模を増大させることなく、高速にクリッ
プコードを生成することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点データ
の大小比較演算を行なう浮動小数点加算器に関し、より
特定的にはグラフィックス処理におけるクリッピング処
理に有効に用いられる浮動小数点加算器に関する。

【０００２】

【従来の技術】コンピュータグラフィックスでは、射影
変換におけるビューボリューム内や２次元グラフィック
スでの表示ウィンドウ内に表示対象の座標が存在するか
否かの判定を行なうクリップ処理が行なわれる。クリッ
プ処理については、たとえば、J.D.Foleyら著、「Compu
ter Graphics: Principles and Practice」、１９９２
年、第２７１頁―第２７８頁、Addison-Wesley Publish
ing Companyに記載されている。

【０００３】クリップ処理には、表示対象の座標とクリ
ップ処理の基準となる座標との大小を比較する比較演算
が必要である。

【０００４】一般に、コンピュータグラフィックスの座
標には、浮動小数点データが用いられ、座標の大小判定
は浮動小数点データを加減算することによって行なわれ
る。浮動小数点データの加算や減算は、原著Ｋ．Ｗａｎ
ｄ，監訳 堀越，「コンピュータの高速演算方式」，第
２９５頁−第２９９頁，１９８０年，近代科学社、およ
びJohn L.Hennessy and David A.Patterson 著、「Comp
uter Architecture AQuantitative Approach」第Ａ-１
６頁−第Ａ−２０頁、１９９０年、Morgan Kaufmann Pu
blishers, Inc.にあるような処理フローによって行なわ
れる。

【０００５】本明細書においては、第１、第２のデータ
値の加算を行なう演算装置の他に第１のデータ値から第
２のデータ値の減算を行なうことができる演算装置も加
算器と呼ぶことにする。

【０００６】従来は、表示対象の座標が表示ウィンドウ
内に存在するか否かの指標であるクリップコードを浮動
小数点加算器を用いて発生していた。

【０００７】図１１は、従来におけるクリップコードの
発生を説明するためのブロック図である。

【０００８】図１１を参照して、従来は、クリップコー
ドＣＯＤＥを浮動小数点加算器５０１とコード発生部５
０２によって発生していた。

【０００９】浮動小数点加算器５０１は、演算の種類等
を表わす命令ＦＵＮＣおよび浮動小数点データＸ、Ｗを
受ける前処理部５１０と、浮動小数点データＸ、Ｗの桁
合せを行なう桁合せ部１１と、桁合せがされた浮動小数
点データＸ、Ｗの仮数部の加算や減算を行なう仮数演算
部１２と、仮数演算部１２の演算した結果を正規化する
正規化部１３と、正規化部１３の出力に応じてフラグＦ
ＬＡＧと演算結果ＲＥＳとを出力する後処理部１４とを
含む。

【００１０】コード発生部５０２は、浮動小数点加算器
５０１が出力するフラグＦＬＡＧに含まれる零フラグや
符号フラグの論理演算を別途行ないクリップコードＣＯ
ＤＥを生成する。

【００１１】図１２は、図１１に示した前処理部５１０
の構成を示すブロック図である。図１２を参照して、前
処理部５１０は、命令ＦＵＮＣおよび２つの浮動小数点
データＸ、Ｗが入力され特殊入力フラグＳＩＦを生成す
る入力値検証部２０と、２つの浮動小数点データＸ、Ｗ
のそれぞれの指数部ｅ_X、ｅ_W同士を比較する指数比較部
２１と、浮動小数点データＸ、Ｗのそれぞれの仮数部ｆ
_X、ｆ_W同士を比較する仮数比較部２２と、命令ＦＵＮ
Ｃ、浮動小数点データＸ、Ｗ、指数比較部２１の出力お
よび仮数比較部２２の出力を受けて選択信号ＳＥＬを発
生する選択信号生成器２４とを含む。選択信号ＳＥＬ
は、浮動小数点データＸ、Ｗのうちどちらを桁合せのた
めにシフトするかを選択するための信号である。

【００１２】指数比較部２１は、指数部ｅ_X、ｅ_Wの比較
を行ないｅ_X＞ｅ_Wであるときには、フラグＦ（ｅ_X＞
ｅ_W）を１にする。指数部ｅ_Xと指数部ｅ_Wが一致したと
きには、フラグＦ（ｅ_X＝＝ｅ_W）を１にする。

【００１３】仮数比較部２２は、仮数部ｆ_X、ｆ_Wの比較
を行ない、ｆ_X＞ｆ_WであるときにはフラグＦ（ｆ_X＞
ｆ_W）を１にする。

【００１４】ここで、クリップ処理が行なわれるときに
は、浮動小数点データＸは表示対象の座標を表わし、浮
動小数点データＷはクリップウィンドウの座標を表わし
ている。

【００１５】たとえば、ビューボリュームを形成する最
大の座標値である浮動小数点データＷよりも浮動小数点
データＸが大きい場合には、表示対象はビューボリュー
ムの外にある。この場合にクリップコードＣＯＤＥは１
となるが、このクリップコードＣＯＤＥを生成するに
は、まずＸ−Ｗの浮動小数点減算を行なう。

【００１６】その演算結果の零フラグをＺ、符号フラグ
をＮとすると、図１１に示したコード発生部５０２は、
ＺとＮのＮＯＲを演算してＸ＞Ｗであることを知り、ク
リップコードＣＯＤＥとして“１”を生成する。

【００１７】他にクリップ処理を行なう方法としては、
米国特許５，１５７，７６４のように専用のハードウェ
アを準備する方法がある。

【００１８】

【発明が解決しようとする課題】従来のクリップコード
生成方法では、図１１、図１２に示したように、浮動小
数点の減算処理を行ない、その後に演算フラグを用いて
クリップコードを生成するので、クリップコード生成ま
での処理時間が長いという問題点があった。一方、専用
のハードウェアを用いる方法では、ハードウェア資源が
大きくなってしまうという問題点があった。

【００１９】本発明の目的は、クリップコード生成を回
路規模の増大を抑えつつ高速に実行することが可能な浮
動小数点加算器を提供することである。

【００２０】

【課題を解決するための手段】請求項１に記載の浮動小
数点加算器は、第１、第２の浮動小数点データを受け
て、指数部比較結果と仮数部比較結果とクリップコード
とを出力する前処理部を備え、前処理部は、第１、第２
の浮動小数点データの指数部同士を比較して指数部比較
結果を出力する指数比較部と、第１、第２の浮動小数点
データの仮数部同士を比較して仮数部比較結果を出力す
る仮数比較部と、第１の浮動小数点データとクリップウ
インドウに対応する参照データとの大小関係に応じたク
リップコードを出力するクリップコード生成部とを含
み、仮数部比較結果および指数部比較結果に応じて、第
１、第２の浮動小数点データの仮数部の桁合せを行なう
桁合せ部と、桁合せ部により桁合せされた第１、第２の
浮動小数点データの仮数部の加算を行なう演算部と、演
算部の演算結果を受けて正規化を行なう正規化部とをさ
らに備える。

【００２１】請求項２に記載の浮動小数点加算器は、請
求項１に記載の浮動小数点加算器の構成において、クリ
ップコード生成部は、指数部比較結果と仮数部比較結果
とに応じて、クリップコードを出力する。

【００２２】請求項３に記載の浮動小数点加算器は、請
求項２に記載の浮動小数点加算器の構成に加えて、指数
部比較結果は、第１の浮動小数点データの指数部が第２
の浮動小数点データの指数部より大きいことを示す第１
の信号と、第１、第２の浮動小数点データの指数部が一
致したことを示す第２の信号とを含み、仮数部比較結果
は、第１の浮動小数点データの仮数部が第２の浮動小数
点データの仮数部より大きいことを示す第３の信号を含
み、参照データは、第１、第２および第３の信号を含
み、クリップコード生成部は、第２、第３の信号の論理
積を演算し、かつ、論理積と第１の信号の論理和を出力
する論理演算部を含む。

【００２３】請求項４に記載の浮動小数点加算器は、請
求項３に記載の浮動小数点加算器の構成に加えて、クリ
ップコード生成部は、第１の浮動小数点データの符号ビ
ットが正の数を表わす場合に論理演算部の出力に応じて
第１のクリップコードを出力し、符号ビットが負の数を
表わす場合に論理演算部の出力に応じて第２のクリップ
コードを出力するゲート部をさらに含む。

【００２４】請求項５に記載の浮動小数点加算器は、請
求項２に記載の浮動小数点加算器の構成に加えて、与え
られる命令に応じて、第２の浮動小数点データを下限値
とするクリップウインドウに対する第１のクリップコー
ドと、第２の浮動小数点データを上限値とするクリップ
ウインドウに対する第２のクリップコードのいずれかを
出力し、前処理部は、命令が第２の浮動小数点データを
下限値とするクリップウインドウに対するクリップコー
ドの出力を指示する場合には、第１、第２の浮動小数点
データの指数部をそれぞれ第１の指数部データ、第２の
指数部データとして出力し、第１、第２の浮動小数点デ
ータの仮数部をそれぞれ第１の仮数部データ、第２の仮
数部データとして出力し、命令が第２の浮動小数点デー
タを上限値とするクリップウインドウに対するクリップ
コードの出力を指示する場合には、第１、第２の浮動小
数点データの指数部をそれぞれ第２の指数部データ、第
１の指数部データとして出力し、第１、第２の浮動小数
点データの仮数部をそれぞれ第２の仮数部データ、第１
の仮数部データとして出力するデータ入換部をさらに含
み、指数部比較結果は、第１の指数部データが第２の指
数部データより大きいことを示す第１の信号と、第１、
第２の指数部データが一致したことを示す第２の信号と
を含み、仮数部比較結果は、第１の仮数部データが第２
の仮数部データより大きいことを示す第３の信号を含
み、参照データは、第１、第２および第３の信号を含
み、クリップコード生成部は、第２、第３の信号の論理
積を演算し、かつ、論理積と第１の信号の論理和を出力
する論理演算部を含む。

【００２５】請求項６に記載の浮動小数点加算器は、請
求項５に記載の浮動小数点加算器の構成に加えて、デー
タ入換部は、命令を受けてデコードするデコーダと、第
１、第２の浮動小数点データの指数部を受けて、デコー
ダの出力に応じていずれか一方を選択し、第１の指数部
データとして出力する第１の選択回路と、第１、第２の
浮動小数点データの指数部を受けて、デコーダの出力に
応じて第１の選択回路と相補な選択を行ない第２の指数
部データとして出力する第２の選択回路と、第１、第２
の浮動小数点データの仮数部を受けて、デコーダの出力
に応じていずれか一方を選択し、第１の仮数部データと
して出力する第３の選択回路と、第１、第２の浮動小数
点データの仮数部を受けて、デコーダの出力に応じて第
３の選択回路と相補な選択を行ない第２の仮数部データ
として出力する第４の選択回路とを含む。

【００２６】請求項７に記載の浮動小数点加算器は、請
求項２に記載の浮動小数点加算器の構成に加えて、演算
部は、与えられる命令に応じて、桁合せ部により桁合せ
された第１、第２の浮動小数点データの仮数部のいずれ
か一方から第１、第２の浮動小数点データの仮数部の他
方を引く減算を行なう。

【００２７】請求項８に記載の浮動小数点加算器は、請
求項１に記載の浮動小数点加算器の構成に加えて、参照
データは、１と−１とを含み、前処理部は、第１の浮動
小数点データが０と一致しないことを検証する入力値検
証部をさらに含み、クリップコード生成部は、第１の浮
動小数点データの指数部および入力値検証部の出力を受
けて第１の浮動小数点データの絶対値が１より大きいこ
とを検出する論理演算部を含む。

【００２８】請求項９に記載の浮動小数点加算器は、請
求項８に記載の浮動小数点加算器の構成に加えて、クリ
ップコード生成部は、第１の浮動小数点データの符号ビ
ットが正の数を表わす場合に論理演算部の出力に応じて
第１のクリップコードを出力し、符号ビットが負の数を
表わす場合に論理演算部の出力に応じて第２のクリップ
コードを出力するゲート部をさらに含む。

【００２９】請求項１０に記載の浮動小数点加算器は、
与えられる命令に応じて、第１の浮動小数点データに対
するクリップコード発生と、第１、第２の浮動小数点デ
ータを入力とする演算のいずれかを行なう浮動小数点加
算器であって、第１、第２の浮動小数点データを受け
て、第１の指数部比較結果と第１の仮数部比較結果とク
リップコードとを出力する前処理部を備え、前処理部
は、第１、第２の浮動小数点データとクリップウインド
ウの一方の境界に対応する第１の境界データとを受け
て、命令が演算であるときは、第１、第２の浮動小数点
データをそれぞれ第１、第２の入力データとして選択
し、命令がクリップコード発生であるときは、第１の浮
動小数点データと第１の境界データとをそれぞれ第１、
第２の入力データとして選択する第１のデータ入換部
と、第１、第２の入力データの指数部同士を比較して第
１の指数部比較結果を出力する第１の指数比較部と、第
１、第２の入力データの仮数部同士を比較して第１の仮
数部比較結果を出力する第１の仮数比較部と、第１の浮
動小数点データとクリップウインドウの他方の境界に対
応する第２の境界データの指数部同士を比較して第２の
指数部比較結果を出力する第２の指数比較部と、第１の
浮動小数点データと第２の境界データの仮数部同士を比
較して第２の仮数部比較結果を出力する第２の仮数比較
部と、第１、第２の指数部比較結果、第１、第２の仮数
部比較結果に応じてクリップコードを出力するクリップ
コード生成部とを含み、第１の仮数部比較結果および第
１の指数部比較結果に応じて、第１、第２の浮動小数点
データの仮数部の桁合せを行なう桁合せ部と、桁合せ部
により桁合せされた第１、第２の浮動小数点データの仮
数部を用いた演算を行なう演算部と、演算部の演算結果
を受けて正規化を行なう正規化部とをさらに備える。

【００３０】請求項１１に記載の浮動小数点加算器は、
請求項１０に記載の浮動小数点加算器の構成に加えて、
命令は、加算命令と、減算命令とを含み、演算部は、命
令に応じて、第１、第２の浮動小数点データの仮数部を
用いた演算を行なう。

【００３１】請求項１２に記載の浮動小数点加算器は、
複数の座標軸にそれぞれ対応した複数の処理回路を備
え、各処理回路は、座標軸に対応する第１、第２の浮動
小数点データを受けて、指数部比較結果と仮数部比較結
果とクリップコードとを出力する前処理部を含み、前処
理部は、第１、第２の浮動小数点データの指数部同士を
比較して指数部比較結果を出力する指数比較部と、第
１、第２の浮動小数点データの仮数部同士を比較して仮
数部比較結果を出力する仮数比較部と、第１の浮動小数
点データとクリップウインドウに対応する参照データと
の大小関係に応じたクリップコードを出力するクリップ
コード生成部とを有し、仮数部比較結果および指数部比
較結果に応じて、第１、第２の浮動小数点データの仮数
部の桁合せを行なう桁合せ部と、桁合せ部により桁合せ
された第１、第２の浮動小数点データの仮数部を用いた
演算を行なう演算部と、演算部の演算結果を受けて正規
化を行なう正規化部とをさらに含む。

【００３２】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。また、本実施の
形態においては、浮動小数点の標準形式であるＩＥＥＥ
標準（ANSI/IEEE Std.754-1985 "IEEEStandard for Bin
ary Floating Point Arithmetic", Newyork:ANSI/IEEE,
1985）の単精度浮動小数点表現形式を例として説明して
いる。

【００３３】［実施の形態１］図１は、実施の形態１の
浮動小数点加算器１の構成を示すブロック図である。

【００３４】図１を参照して、浮動小数点加算器１は、
命令ＦＵＮＣおよび２つの浮動小数点データＸ、Ｗを受
け２つの浮動小数点データの前処理を行なうとともにク
リップコードＣＯＤＥを出力する前処理部１０と、前処
理部１０の出力に応じて浮動小数点データＸ、Ｗの桁合
せを行なう桁合せ部１１と、桁合せが行なわれた浮動小
数点データＸ、Ｗの加算や減算を行なう仮数演算部１２
と、仮数演算部１２の演算結果を受けて正規化を行なう
正規化部１３と、正規化部１３の出力を受けて後処理を
行ない演算フラグＦＬＡＧおよび演算結果ＲＥＳを出力
する後処理部１４とを含む。

【００３５】図２は、図１における前処理部１０の構成
を示すブロック図である。図２を参照して、前処理部１
０は、命令ＦＵＮＣおよび２つの浮動小数点データＸ、
Ｗが入力され特殊入力フラグＳＩＦを生成する入力値検
証部２０と、２つの浮動小数点データＸ、Ｗのそれぞれ
の指数部ｅ_X、ｅ_W同士を比較する指数比較部２１と、浮
動小数点データＸ、Ｗのそれぞれの仮数部ｆ_X、ｆ_W同士
を比較する仮数比較部２２と、命令ＦＵＮＣ、浮動小数
点データＸ、Ｗ、指数比較部２１の出力および仮数比較
部２２の出力を受けて選択信号ＳＥＬを発生する選択信
号生成器２４とを含む。選択信号ＳＥＬは、浮動小数点
データＸ、Ｗのうちどちらを桁合せのためにシフトする
かを選択するための信号である。

【００３６】指数比較部２１は、指数部ｅ_X、ｅ_Wの比較
を行ないｅ_X＞ｅ_Wであるときには、フラグＦ（ｅ_X＞
ｅ_W）を１にする。指数部ｅ_Xと指数部ｅ_Wが一致したと
きには、フラグＦ（ｅ_X＝＝ｅ_W）を１にする。

【００３７】仮数比較部２２は、仮数部ｆ_X、ｆ_Wの比較
を行ない、ｆ_X＞ｆ_WであるときにはフラグＦ（ｆ_X＞
ｆ_W）を１にする。

【００３８】前処理部１０は、さらに、浮動小数点デー
タＸの符号ビットｓ_XおよびフラグＦ（ｅ_X＞ｅ_W）、Ｆ
（ｅ_X＝＝ｅ_W）、Ｆ（ｆ_X＞ｆ_W）を受けてクリップコー
ドＣＯＤＥ（Ｘ＜−Ｗ）、ＣＯＤＥ（Ｘ＞Ｗ）を出力す
るクリップコード生成器２３ａを含む。

【００３９】図３は、図２におけるクリップコード生成
器２３ａの構成を示す回路図である。

【００４０】図３を参照して、クリップコード生成器２
３ａは、フラグＦ（ｅ_X＞ｅ_W）を受けて反転するインバ
ータ３１と、フラグＦ（ｅ_X＝＝ｅ_W）、Ｆ（ｆ_X＞ｆ_W）
を受けるＮＡＮＤ回路３０と、インバータ３１の出力お
よびＮＡＮＤ回路３０の出力を受けるＮＡＮＤ回路３２
と、符号ビットｓ_XとＮＡＮＤ回路３２の出力とを受け
てクリップコードＣＯＤＥ（Ｘ＜−Ｗ）を出力するＡＮ
Ｄ回路３３と、符号ビットｓ_Xを受けて反転するインバ
ータ３４と、インバータ３４の出力およびＮＡＮＤ回路
３２の出力を受けてクリップコードＣＯＤＥ（Ｘ＞Ｗ）
を出力するＡＮＤ回路３５とを含む。

【００４１】以下、簡単に動作を説明する。図２、図３
を参照して、浮動小数点加算器に与えられた命令ＦＵＮ
Ｃ、浮動小数点データＸ、Ｗは前処理部１０にまず入力
され、入力値検証部２０において入力値が浮動小数点表
現における特殊な数値を表わす形態でないかがチェック
される。たとえば、ＩＥＥＥ標準の浮動小数点表現で
は、入力された数値の指数部、仮数部が全ビット０の場
合には数値０を表わし、あるいは、指数部の全ビットが
１で仮数部の全ビットが０の場合は∞を表わすが、入力
値検証部２０では、このような特殊な入力値が与えられ
ていないかの検証を行なう。

【００４２】指数比較部２１は、浮動小数点データＸ、
Ｗのそれぞれの指数部ｅ_X、ｅ_Wの比較を行なう。また、
仮数比較部２２は、浮動小数点データＸ、Ｗのそれぞれ
の仮数部ｆ_X、ｆ_Wの比較を行なう。

【００４３】指数比較部２１からは、指数部ｅ_Xが指数
部ｅ_Wより大きい場合に１となるフラグＦ（ｅ_X＞ｅ_W）
と指数部ｅ_Xと指数部ｅ_Wが等しい場合に１となるフラグ
Ｆ（ｅ _X＝＝ｅ_W）とが出力される。指数比較部２１から
は、さらに、指数部ｅ_X、ｅ_Wの差が桁合せシフト値ＳＶ
として出力される。桁合せシフト値ＳＶは、図１に示し
た加算や減算における次の処理を行なう桁合せ部１１に
与えられ、桁合せのためのシフト値として使われる。

【００４４】仮数比較部２２は、仮数部ｆ_Xがｆ_Wより大
きい場合に１となるフラグＦ（ｆ_X＞ｆ_W）を選択信号生
成器２４およびクリップコード生成器２３ａに対して出
力する。

【００４５】選択信号生成器２４は、命令ＦＵＮＣ、浮
動小数点データＸ、Ｗのそれぞれの符号ビットｓ_X、ｓ_W
および指数比較部、仮数比較部が出力するフラグを受け
て、シフトすべき浮動小数点データが浮動小数点データ
Ｘ、Ｗのいずれであるかを判定して、加算や減算におけ
る次処理を行なう図１に示した桁合せ部１１に出力す
る。

【００４６】たとえば、浮動小数点データＸ、Ｗの両方
が正の数で加算を行なう場合には、ｅ_X＞ｅ_Wであるとき
には、浮動小数点データＸの指数部を基準として以後の
処理を進めるために、選択信号生成器２４は、被シフト
入力として仮数部ｆ_Wを選択する。

【００４７】また、浮動小数点データＸ、Ｗのいずれも
が正の数で、Ｘ−Ｗの減算を行なう場合に、ｅ_Xがｅ_Wに
等しいときには、選択信号生成器２４は、桁合せシフト
がシフト値０なのでシフト処理は行なわない。しかし、
仮数部減算結果が負の数とならないように、仮数比較部
２２の比較結果に基づいてｆ_X＜ｆ_Wであれば浮動小数点
データＷを基準とした減算−（Ｗ−Ｘ）を行なうよう
に、選択信号生成器２４は加算や減算における次段以後
を制御する。

【００４８】クリップコード生成器２３ａでは、命令Ｆ
ＵＮＣにかかわらず常に浮動小数点データＸ、Ｗに応じ
てクリップコードが発生される。クリップコード生成器
２３ａにはフラグＦ（ｅ_X＞ｅ_W）、フラグＦ（ｅ_X＝＝
ｅ_W）、フラグＦ（ｆ_X＞ｆ_W）および浮動小数点データ
Ｘの符号ビットｓ_Xが与えられる。浮動小数点データＷ
（ただしＷ＞０）をクリップ座標とする場合クリップコ
ード生成器２３ａはクリップコードＣＯＤＥ（Ｘ＜−
Ｗ）、ＣＯＤＥ（Ｘ＞Ｗ）を出力する。

【００４９】ＣＯＤＥ（Ｘ＜−Ｗ）はＸ＜−Ｗの場合に
１となるクリップコードであり、ＣＯＤＥ（Ｘ＞Ｗ）
は、Ｘ＞Ｗの場合に１となるクリップコードである。こ
れらのクリップコードは同時に生成され、次の式
（１）、（２）で与えられる。

【００５０】 ＣＯＤＥ（Ｘ＜−Ｗ）＝ｓ_X・｛（ｅ_X＞ｅ_W）＋（ｅ_X＝＝ｅ_W）・（ｆ_X＞ｆ_W ）｝…（１） ＣＯＤＥ（Ｘ＜Ｗ）＝（！ｓ_X）・｛（ｅ_X＞ｅ_W）＋（ｅ_X＝＝ｅ_W）・（ｆ_X＞ ｆ_W）｝…（２） 但し符号ビットｓ_Xは浮動小数点データＸが正の数の場
合に０になり、また！は反転を表わしており、（Ａ＝＝
Ｂ）はＡとＢが一致したときに論理値“１”となること
を表わしている。

【００５１】以上説明したように、実施の形態１の浮動
小数点加算器は、通常の浮動小数点演算に必要な指数部
比較結果フラグおよび仮数部比較結果フラグを用いるこ
とにより、小規模の回路追加で、絶対値の等しい正負両
側のクリップ座標に対するクリップコードを高速に生成
することができる。

【００５２】［実施の形態２］図４は、実施の形態２の
浮動小数点加算器において用いられる前処理部１０ｂの
構成を示すブロック図である。

【００５３】図４を参照して、前処理部１０ｂは、クリ
ップコード生成器２３ａに代えてクリップコード生成器
２３ｂを含み、入力値検証部２０に代えて入力値検証部
２０ｂを含む点が図２に示した前処理部１０と異なる。
他の構成は、前処理部１０と同様であるので説明は繰返
さない。

【００５４】入力値検証部２０ｂは、図２に示した入力
値検証部２０と同様の機能を有しているが、その過程で
生成される浮動小数点データＸの仮数部が０でない場合
に１となるフラグＦ（ｆ_X≠０）をクリップコード生成
器２３ｂに出力する機能が付加されている。

【００５５】図５は、図４におけるクリップコード生成
器２３ｂの構成を示す回路図である。

【００５６】図５を参照して、クリップコード生成器２
３ｂは、指数部のビットｅ_X<０>〜ｅ_X<６>およびフラグ
Ｆ（ｆ_X≠０）を受けるＮＡＮＤ回路４０と、指数部の
ビットｅ_X<７>を受けて反転するインバータ４１と、イ
ンバータ４１の出力およびＮＡＮＤ回路４０の出力を受
けるＮＡＮＤ回路４２と、符号ビットｓ_XおよびＮＡＮ
Ｄ回路４２の出力を受けてクリップコードＣＯＤＥ（Ｘ
＜−１）を出力するＡＮＤ回路４３と、符号ビットｓ_X
を受けて反転するインバータ４４と、インバータ４４の
出力およびＮＡＮＤ回路４２の出力を受けてクリップコ
ードＣＯＤＥ（Ｘ＞１）を出力するＡＮＤ回路４５とを
含む。

【００５７】クリップコード生成器２３ｂは、供給され
た数値の符号ビットｓ_Xおよび指数部ｅ_Xおよび入力値検
証部２０ａからのフラグとの間で論理演算を行なう。こ
こでは、単精度浮動小数点データを扱う場合を例として
示し、指数部ｅ_Xは８ビットで表わしており、ｅ_X<７>は
そのＭＳＢ（最上位ビット）、ｅ_X<０>はＬＳＢ（最下
位ビット）を表わしている。

【００５８】なお、クリップ座標を±Ｗに設定したり、
“±１”に固定したりするのは３次元のグラフィックス
処理において一般によく用いられる手法である。

【００５９】実施の形態２で示した発明においては、ク
リップ座標は固定された“±１”であり、クリップコー
ド生成器２３ｂは、浮動小数点加算器の入力データであ
る浮動小数点データＸと“＋１”および“−１”との大
小関係を検証してコード化を行なう。

【００６０】ＩＥＥＥ標準の単精度浮動小数点数値表現
における“１”は、指数部が２進数表現で“０１１１１
１１１”かつ仮数部が“０”の場合であるので、符号を
考慮すると、浮動小数点加算器の入力である浮動小数点
データＸが“＋１”よりも大きくなる場合に１となるク
リップコードＣＯＤＥ（Ｘ＞１）は次の論理式で与えら
れる。

【００６１】 ＣＯＤＥ（Ｘ＞１）＝（！ｓ_X）・｛ｅ_X<７>＋（ｅ_X<６：０>＝＝１１１１１ １１）・（ｆ_X≠０）｝…（３） また、浮動小数点データＸが“−１”よりも小さい場合
に“１”となるクリップコードＣＯＤＥ（Ｘ＜−１）
は、次の論理式で与えられる。

【００６２】 ＣＯＤＥ（Ｘ＜−１）＝ｓ_X・｛ｅ_X<７>＋（ｅ_X<６：０>＝＝１１１１１１１ ）・（ｆ_X≠０）｝…（４） 式（３）、（４）を論理ゲートによって実現したのが図
５で示したクリップコード生成器である。

【００６３】なお、実施の形態２の場合においても、命
令ＦＵＮＣによらず入力された浮動小数点データＸ、Ｗ
に基づきクリップコードを常に生成する。このクリップ
コードは、たとえば射影変換を行なう他の演算部によっ
て使用するかしないかが判断される。

【００６４】以上説明したように、実施の形態２の浮動
小数点加算器は、浮動小数点の加算や減算に必要な入力
値検証部において生成される入力値の仮数部検証結果を
流用してクリップコードを発生するため、回路規模の増
加を抑えつつ、クリップ座標が“±１”の場合に対する
クリップコードを高速に生成することができる。

【００６５】［実施の形態３］図６は、実施の形態３に
おいて用いられる前処理部１０ｃの構成を示すブロック
図である。

【００６６】図６を参照して、前処理部１０ｃは、図２
に示した前処理部１０の構成においてクリップコード生
成器２３ａに代えて２３ｃを含み、さらに、入力入換部
５０を含む。

【００６７】指数比較部２１は、指数部ｅ_X、ｅ_Wに代え
て入力入換部５０が出力する指数部ｅ１_X、ｅ１_Wを受け
る。仮数比較部２２は、仮数部ｆ_X、ｆ_Wに代えて仮数部
ｆ１ _X、ｆ１_Wを受ける。

【００６８】入力入換部５０は、命令ＦＵＮＣおよび符
号ビットｓ_Xを受けるデコーダ５１と、デコーダ５１の
出力に応じて指数部ｅ_Xと指数部ｅ_Wのいずれか一方を指
数部ｅ１_Xとして出力するセレクタ５２と、デコーダ５
１の出力に応じて指数部ｅ_W、ｅ_Xのいずれか一方を指数
部ｅ１_Wとして出力するセレクタ５３と、デコーダ５１
の出力に応じて仮数部ｆ_X、ｆ_Wのいずれか一方を仮数部
ｆ１_Xとして出力するセレクタ５４と、デコーダ５１の
出力に応じて仮数部ｆ_W、ｆ_Xのいずれか一方を仮数部ｆ
１_Wとして出力するセレクタ５５とを含む。

【００６９】他の構成は、図２に示した前処理部１０と
同様であるため説明は繰返さない。図７は、図６におけ
るクリップコード生成器２３ｃの構成を示す回路図であ
る。

【００７０】図７を参照して、クリップコード生成器２
３ｃは、図６に示した指数比較部２１が出力するフラグ
Ｆ（ｅ１_X＞ｅ１_W）を受けて反転するインバータ６０
と、フラグＦ（ｅ１_X＝＝ｅ１_W）とフラグＦ（ｆ１_X＞
ｆ１_W）とを受けるＮＡＮＤ回路６１と、インバータ６
０の出力とＮＡＮＤ回路６１の出力とを受けるＮＡＮＤ
回路６２と、浮動小数点データＷの符号ビットｓ_Wを受
けて反転するインバータ６３と、浮動小数点データＸの
符号ビットｓ_Xを受けて反転するインバータ６４と、符
号ビットｓ_Xとインバータ６３の出力を受けるＮＡＮＤ
回路６５と、インバータ６４の出力と符号ビットｓ_Wと
を受けるＮＡＮＤ回路６６と、ＮＡＮＤ回路６５、６６
の出力を受けるＡＮＤ回路６７と、ＮＡＮＤ回路６２の
出力およびＡＮＤ回路６７の出力を受けるＮＡＮＤ回路
６８とを含む。

【００７１】クリップコード生成器２３ｃは、さらに、
ＮＡＮＤ回路６５、６８の出力を受けるＮＡＮＤ回路６
９と、ＮＡＮＤ回路６６、６８の出力を受けるＮＡＮＤ
回路７０と、命令ＦＵＮＣを受けてクリップウィンドウ
座標の最小値に対するクリップ処理を行なう命令である
ことを検出して信号ＣＬＩＰＭＩＮを出力するクリップ
検出部７１と、命令ＦＵＮＣを受けてクリップウィンド
ウ座標の最大値に対するクリップ処理を行なうことを検
出して信号ＣＬＩＰＭＡＸを出力するクリップ検出部７
２と、ＮＡＮＤ回路６９の出力および信号ＣＬＩＰＭＩ
Ｎを受けるＮＡＮＤ回路７３と、ＮＡＮＤ回路７０の出
力と信号ＣＬＩＰＭＡＸを受けるＮＡＮＤ回路７４と、
ＮＡＮＤ回路７３、７４の出力を受けてクリップコード
ＣＯＤＥ（Ｘ＞Ｘｍａｘ，Ｘ＜Ｘｍｉｎ）を出力するＮ
ＡＮＤ回路７５とを含む。

【００７２】図６、図７を参照して簡単に動作を説明す
ると、クリップコード生成器２３ｃは、供給された命令
ＦＵＮＣ、符号ビットｓ_X、ｓ_Wおよび比較結果フラグと
の間で論理演算を行ない、命令に応じたクリップコード
を出力する。

【００７３】デコーダ５１では、命令ＦＵＮＣが加算命
令あるいは減算命令の場合には、指数比較部２１および
仮数比較部２２に対して図２、図４で示したクリップコ
ード生成器２３ａ、２３ｂと同様の入力になるようにｅ
１_X、ｅ１_W、ｆ１_X、ｆ１_Wとしてそれぞれｅ_X、ｅ_W、ｆ
_X、ｆ_Wが選択される。

【００７４】一方、命令ＦＵＮＣがクリップ座標の下限
側に対するクリップコード生成である場合には、符号ビ
ットｓ_Xが“０”の場合、すなわち、入力された浮動小
数点データＸが正の数の場合に、指数比較部２１および
仮数比較部２２への入力データの入換が起こる。この場
合には、ｅ１_X、ｅ１_W、ｆ１_X、ｆ１_Wとしてそれぞれｅ
_W、ｅ_X、ｆ_W、ｆ_Xが選択される。

【００７５】同様に、命令ＦＵＮＣがクリップ座標の上
限側に対するクリップコード生成である場合には、符号
ビットｓ_Xが“１”の場合、すなわち、入力された浮動
小数点データＸが負の数の場合に、指数比較部２１およ
び仮数比較部２２への入力データの入換が起こる。

【００７６】与えられた命令ＦＵＮＣがクリップ座標の
下限側に対するクリップコード生成である場合には、ク
リップコード生成器２３ｃは、Ｘがクリップ下限値より
も小さい場合に１となるクリップコードＣＯＤＥ（Ｘ＞
Ｘｍａｘ，Ｘ＜Ｘｍｉｎ）を次の論理式を表現する論理
回路により生成する。

【００７７】 ＣＯＤＥ（Ｘ＞Ｘｍａｘ，Ｘ＜Ｘｍｉｎ）＝ｓ_X・（！ｓ_W）＋（ｓ_X＝＝ｓ_W） ・｛（ｅ１_X＞ｅ１_W）＋（ｅ１_X＝＝ｅ１_W）・（ｆ１_X＞ｆ１_W）｝…（５） 一方、与えられた命令ＦＵＮＣがクリップ座標の上限側
に対するクリップコード生成である場合には、クリップ
コード生成器２３ｃは、入力された浮動小数点データＸ
がクリップ上限値よりも大きい場合に１となるクリップ
コードＣＯＤＥ（Ｘ＞ＸＭａｘ，Ｘ＜Ｘｍｉｎ）を次の
論理式を表現する論理回路により生成する。

【００７８】 ＣＯＤＥ（Ｘ＞Ｘｍａｘ，Ｘ＜Ｘｍｉｎ）＝（！ｓ_X）・ｓ_W＋（ｓ_X＝＝ｓ_W） ・｛（ｅ１_X＞ｅ１_W）＋（ｅ１_X＝＝ｅ１_W）・（ｆ１_X＞ｆ１_W）｝…（６） 以上説明したように、実施の形態３の浮動小数点加算器
では、加算器としての機能ブロックを流用してクリップ
コード生成のために必要なハードウェアの負荷を最低限
に抑えた上で、任意のクリッピング座標に対するクリッ
プコードを命令に応じて高速に出力することが可能とな
る。

【００７９】［実施の形態４］図８は、実施の形態４に
おいて用いられる前処理部１０ｄの構成を示すブロック
図である。

【００８０】図８を参照して、前処理部１０ｄは、図２
で示した前処理部１０の構成においてクリップコード生
成器２３ａに代えてクリップコード生成器２３ｄを含
み、さらに、入力入換部９１、９２と、指数比較部２１
ｄと、仮数比較部２２ｄとを含む。

【００８１】入力入換部９１は、符号ビットｓ_Xに応じ
て指数部ｅ_Xとクリップ処理時に与えられる下限値デー
タＸｍｉｎの指数部ｅ_Xminのいずれかを選択出力するセ
レクタ９４と、符号ビットｓ_Xに応じて指数部ｅ_Xmin、
ｅ_Xのいずれか一方を出力するセレクタ９５と、符号ビ
ットｓ_Xに応じて仮数部ｆ_Xとクリップ座標下限値Ｘｍｉ
ｎの仮数部ｆ_Xminのいずれか一方を出力するセレクタ９
６と、仮数部ｆ_Xmin、ｆ_Xのいずれか一方を符号ビット
ｓ_Xに応じて出力するセレクタ９７とを含む。

【００８２】入力入換部９１は、さらに、命令ＦＵＮＣ
を受けてデコードするデコーダ９３と、デコーダ９３の
出力に応じて指数部ｅ_Xとセレクタ９４の出力のいずれ
か一方を指数部ｅ１_Xとして出力するセレクタ９８と、
デコーダ９３の出力に応じて指数部ｅ_Wとセレクタ９５
の出力のいずれか一方を指数部ｅ１_Wとして出力するセ
レクタ９９と、デコーダ９３の出力に応じて仮数部ｆ_X
とセレクタ９６の出力のいずれか一方を仮数部ｆ１_Xと
して出力するセレクタ１００と、デコーダ９３の出力に
応じて仮数部ｆ_Wとセレクタ９７の出力のいずれか一方
を仮数部ｆ１_Wとして出力するセレクタ１０１とを含
む。

【００８３】入力入換部９１はこのようにして選択され
た指数部ｅ１_X、ｅ１_Wを指数比較部２１に対して出力
し、仮数部ｆ１_X、ｆ１_Wを仮数比較部２２に対して出力
する。

【００８４】入力入換部９２は、符号ビットｓ_Xに応じ
てクリップ座標の上限値Ｘｍａｘの指数部ｅ_Xmaxと指数
部ｅ_Xのいずれか一方を指数部ｅ２_Xとして出力するセレ
クタ１２１と、符号ビットｓ_Xに応じて指数部ｅ_Xと指数
部ｅ_Xmaxのいずれか一方を指数部ｅ２_Wとして出力する
セレクタ１２２と、符号ビットｓ_Xに応じてクリップ座
標の上限値Ｘｍａｘの仮数部ｆ_Xmaxと仮数部ｆ_Xのいず
れか一方を仮数部ｆ２_Xとして出力するセレクタ１２３
と、符号ビットｓ_Xに応じて仮数部ｆ_X、ｆ_Xmaxのいずれ
か一方を仮数部ｆ２_Wとして出力するセレクタ１２４と
を含む。

【００８５】指数比較部２１ｄは、指数部ｅ２_X、ｅ２_W
を受けてフラグＦ（ｅ２_X＞ｅ２_W）とフラグＦ（ｅ２_X
＝＝ｅ２_W）を出力する。

【００８６】仮数比較部２２ｄは、仮数部ｆ２_X、ｆ２_W
を受けてフラグＦ（ｆ２_X＞ｆ２_W）を出力する。

【００８７】図９は、図８に示したクリップコード生成
器２３ｄの構成を示す回路図である。

【００８８】図９を参照して、クリップコード生成器２
３ｄは、フラグＦ（ｅ１_X＞ｅ１_W）を受けて反転するイ
ンバータ１３０と、フラグＦ（ｅ１_X＝＝ｅ１_W）、フラ
グＦ（ｆ１_X＞ｆ１_W）を受けるＮＡＮＤ回路１３１と、
インバータ１３０の出力およびＮＡＮＤ回路１３１の出
力を受けるＮＡＮＤ回路１３２と、クリップ座標の下限
値Ｘｍｉｎの符号ビットｓ_Xminを受けて反転するインバ
ータ１３４と、符号ビットｓ_Xを受けて反転するインバ
ータ１３３と、インバータ１３３の出力および符号ビッ
トｓ_Xminを受けるＮＡＮＤ回路１３５と、インバータ１
３４の出力および符号ビットｓ_Xを受けるＮＡＮＤ回路
１３６と、ＮＡＮＤ回路１３５、１３６の出力を受ける
ＡＮＤ回路１３７と、ＮＡＮＤ回路１３２の出力および
ＡＮＤ回路１３７の出力を受けるＮＡＮＤ回路１３８
と、ＮＡＮＤ回路１３６、１３８の出力を受けてクリッ
プコードＣＯＤＥ（Ｘ＜Ｘｍｉｎ）を出力するＮＡＮＤ
回路１３９とを含む。

【００８９】クリップコード生成器２３ｄは、さらに、
フラグＦ（ｅ２_X＞ｅ２_W）を受けて反転するインバータ
１５０と、フラグＦ（ｅ２_X＝＝ｅ２_W）およびフラグＦ
（ｆ２_X＞ｆ２_W）を受けるＮＡＮＤ回路１５１と、イン
バータ１５０の出力およびＮＡＮＤ回路１５１の出力を
受けるＮＡＮＤ回路１５２と、クリップ座標の上限値Ｘ
ｍａｘの符号ビットｓ_Xmaxを受けて反転するインバータ
１５３と、符号ビットｓ_Xを受けて反転するインバータ
１５４と、インバータ１５３の出力および符号ビットｓ
_Xを受けるＮＡＮＤ回路１５５と、インバータ１５４の
出力および符号ビットｓ_Xmaxを受けるＮＡＮＤ回路１５
６と、ＮＡＮＤ回路１５５、１５６の出力を受けるＡＮ
Ｄ回路１５７と、ＮＡＮＤ回路１５２の出力およびＡＮ
Ｄ回路１５７の出力を受けるＮＡＮＤ回路１５８と、Ｎ
ＡＮＤ回路１５６、１５８の出力を受けてクリップコー
ドＣＯＤＥ（Ｘ＞Ｘｍａｘ）を出力するＮＡＮＤ回路１
５９とを含む。

【００９０】次に、図８、図９を参照して簡単に動作を
説明する。命令ＦＵＮＣが加減算命令の場合には、指数
比較部２１、仮数比較部２２には図２で示した指数比較
部２１、仮数比較部２２と同様な入力が与えられるよう
にｅ１_X、ｅ１_W、ｆ１_X、ｆ１_Wにはそれぞれｅ_X、ｅ_W、
ｆ_X、ｆ_Wがそれぞれ選択される。

【００９１】一方、命令ＦＵＮＣがクリップコード生成
命令の場合には、別途外部より入力されるクリップ座標
下限値Ｘｍｉｎが、入力される浮動小数点データＸとそ
れぞれ独立して並列的に指数比較部２１、仮数比較部２
２で比較されるように入力入換部９１によって選択が行
なわれる。また、別途外部より入力されるクリップ座標
上限値Ｘｍａｘが、入力される浮動小数点データＸとそ
れぞれ独立して並列的に指数比較部２１ｄ、仮数比較部
２２ｄで比較されるように入力入換部９２によって選択
が行なわれる。

【００９２】クリップコード命令において、入力された
浮動小数点データＸの符号ビットｓ _Xが“１”、すなわ
ち浮動小数点データＸが負の数の場合には、指数比較部
２１および仮数比較部２２への入力には入換が起こる。
このときには、入力入換部９１は、ｅ１_X、ｅ１_W、ｆ１
_X、ｆ１_Wとしてそれぞれｅ_Xmin、ｅ_X、ｆ_Xmin、ｆ_Xを選
択する。

【００９３】それ以外の場合には、入力入換部９１は、
ｅ１_X、ｅ１_W、ｆ１_X、ｆ１_Wとしてそれぞれｅ_X、ｅ
_Xmin、ｆ_X、ｆ_Xminを選択する。

【００９４】指数比較部２１ｄ、仮数比較部２２ｄへの
入力は、浮動小数点データＸの符号ビットｓ_Xが
“０”、すなわち、浮動小数点データＸが正の場合に入
換が起こる。このときには、入力入換部９２は、ｅ
２_X、ｅ２_W、ｆ２_X、ｆ２_Wとしてそれぞれｅ_Xmax、
ｅ_X、ｆ_Xmax、ｆ_Xを選択する。

【００９５】それ以外の場合には、入力入換部９２は、
ｅ２_X、ｅ２_W、ｆ２_X、ｆ２_Wとしてそれぞれｅ_X、ｅ
_Xmax、ｆ_X、ｆ_Xmaxを選択する。

【００９６】ｅ１_Xとｅ１_Wとの比較結果フラグＦ（ｅ１
_X＞ｅ１_W）、フラグＦ（ｅ１_X＝＝ｅ１_W）と、ｅ２_Xと
ｅ２_Wとの比較結果フラグＦ（ｅ２_X＞ｅ２_W）、フラグ
Ｆ（ｅ２_X＝＝ｅ２_W）と、ｆ１_Xとｆ１_Wとの結果フラグ
Ｆ（ｆ１_X＞ｆ１_W）と、ｆ２ _Xとｆ２_Wとの比較結果フラ
グＦ（ｆ２_X＞ｆ２_W）と、符号ビットｓ_X、ｓ_Xmin、ｓ
_Xmaxがクリップコード生成器２３ｄに与えられる。

【００９７】クリップコード生成器２３ｄは、入力され
た浮動小数点データＸがクリップ下限値Ｘｍｉｎよりも
小さい場合に“１”となるクリップコードＣＯＤＥ（Ｘ
＜Ｘｍｉｎ）を次の論理式を実現する論理回路により生
成する。

【００９８】 ＣＯＤＥ（Ｘ＜Ｘｍｉｎ）＝ｓ_X・（！ｓ_Xmin）＋（ｓ_x＝＝ｓ_Xmin）・｛（ｅ １_X＞ｅ１_W）＋（ｅ１_X＝＝ｅ１_W）・（ｆ１_X＞ｆ１_W）｝…（７） また、同時に、クリップ座標の上限側に対するクリップ
コードについても、入力された浮動小数点データＸがク
リップ上限値よりも大きい場合に１となるようなクリッ
プコードＣＯＤＥ（Ｘ＞Ｘｍａｘ）が次の論理式を実現
する論理回路により生成される。

【００９９】 ＣＯＤＥ（Ｘ＞Ｘｍａｘ）＝（！ｓ_X）・ｓ_Xmax＋（ｓ_X＝＝ｓ_Xmax）・｛（ｅ ２_X＞ｅ２_W）＋（ｅ２_X＝＝ｅ２_W）・（ｆ２_X＞ｆ２_W）｝…（８） 以上のような構成にすることにより、任意のクリッピン
グ座標の上限および下限に対するクリップコードを同時
に求めることができるため、任意のクリッビングウイン
ドウに対するクリップコードをさらに高速に出力するこ
とが可能となる。

【０１００】［実施の形態５］図１０は、実施の形態５
に係る浮動小数点加算器分を説明するためのブロック図
である。

【０１０１】図１０を参照して、浮動小数点加算器１
は、図１に示したように浮動小数点加算器の前処理部に
おいて、入力された２つの浮動小数点データを比較して
クリップコードを生成するものであり、これが３つ並列
に配置されている。各浮動小数点加算器には、同じ命令
ＦＵＮＣが与えられ、３組の異なる入力数値対の加算や
減算およびクリップコード生成を行なう。

【０１０２】クリップコード生成の場合、ｘ、ｙ、ｚの
各座標軸におけるクリップ座標絶対値をＷ_X、Ｗ_Y、
Ｗ_Z、クリップ判定される座標値をＸ、Ｙ、Ｚとする
と、ＸとＷ_X、ＹとＷ_Y、ＺとＷ_Zの各比較によるクリッ
プコードが同時に生成される。

【０１０３】このようにして、複数のクリップ座標軸に
対するクリップコード生成を高速に実行することができ
る。

【０１０４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０５】

【発明の効果】請求項１に記載の浮動小数点加算器は、
浮動小数点の加算や減算を行なうための機能ブロックを
流用してクリップコード生成のために必要なハードウェ
ア負荷を最低限に抑えることができる。

【０１０６】請求項２〜４に記載の浮動小数点加算器
は、請求項１に記載の浮動小数点加算器の奏する効果に
加えて、原点に対して対称なビューボリュームの正側お
よび負側の境界面との間のクリップコードを同時に生成
することができるために、回路規模の増大を抑えつつ、
かつ高速なクリップコード生成が可能となる。

【０１０７】請求項５〜７に記載の浮動小数点加算器
は、請求項１に記載の浮動小数点加算器の奏する効果に
加えて、任意のクリッピング座標に達するクリップコー
ドを命令に応じて高速に出力することが可能となる。

【０１０８】請求項８、９に記載の浮動小数点加算器
は、請求項１に記載の浮動小数点加算器の奏する効果に
加えて、クリップ座標が“±１”の場合のクリップコー
ドを同時に生成することができるために、回路規模の増
大を抑えつつ、かつ、高速なクリップコード生成が可能
となる。

【０１０９】請求項１０、１１に記載の浮動小数点加算
器は、浮動小数点の加算や減算を行なうための機能ブロ
ックを流用して、任意のクリッピングウインドウに対し
てクリップ上限値、下限値についてのクリップコード同
時に高速に生成することができる。

【０１１０】請求項１２に記載の浮動小数点加算器は、
浮動小数点データの加算や減算を行なうための機能ブロ
ックを流用して、複数のクリップ座標軸に対するクリッ
プコード生成を高速に実行することができる。

【図面の簡単な説明】

【図１】 実施の形態１の浮動小数点加算器１の構成を
示すブロック図である。

【図２】 図１における前処理部１０の構成を示すブロ
ック図である。

【図３】 図２におけるクリップコード生成器２３ａの
構成を示す回路図である。

【図４】 実施の形態２の浮動小数点加算器において用
いられる前処理部１０ｂの構成を示すブロック図であ
る。

【図５】 図４におけるクリップコード生成器２３ｂの
構成を示す回路図である。

【図６】 実施の形態３において用いられる前処理部１
０ｃの構成を示すブロック図である。

【図７】 図６におけるクリップコード生成器２３ｃの
構成を示す回路図である。

【図８】 実施の形態４において用いられる前処理部１
０ｄの構成を示すブロック図である。

【図９】 図８に示したクリップコード生成器２３ｄの
構成を示す回路図である。

【図１０】 実施の形態５に係る浮動小数点加算器分を
説明するためのブロック図である。

【図１１】 従来におけるクリップコードの発生を説明
するためのブロック図である。

【図１２】 図１１に示した前処理部５１０の構成を示
すブロック図である。

【符号の説明】

１ 浮動小数点加算器、１０，１０ｂ，１０ｃ，１０ｄ
前処理部、１１ 桁合せ部、１２ 仮数演算部、１３
正規化部、１４ 後処理部、２０，２０ｂ，２０ａ
入力値検証部、２１，２１ｄ 指数比較部、２２，２２
ｄ 仮数比較部、２３ａ，２３ｂ，２３ｃ クリップコ
ード生成器、２４ 選択信号生成器、５０ 入力入換
部、５１，９３ デコーダ、５２，５３，５４，５５，
９４，９５，９６，９７，９８，９９，１００，１０
１，１２１，１２２，１２３，１２４セレクタ、７１，
７２ クリップ検出部、９１，９２ 入力入換部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 ロバート ストライテンベルガー 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B016 AA01 BA02 BB06 CA01 CB02 CD01 JA10 5B080 BA03

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１、第２の浮動小数点データを受け
   て、指数部比較結果と仮数部比較結果とクリップコード
   とを出力する前処理部を備え、 前記前処理部は、 前記第１、第２の浮動小数点データの指数部同士を比較
   して前記指数部比較結果を出力する指数比較部と、 前記第１、第２の浮動小数点データの仮数部同士を比較
   して前記仮数部比較結果を出力する仮数比較部と、 前記第１の浮動小数点データとクリップウインドウに対
   応する参照データとの大小関係に応じた前記クリップコ
   ードを出力するクリップコード生成部とを含み、 前記仮数部比較結果および前記指数部比較結果に応じ
   て、前記第１、第２の浮動小数点データの仮数部の桁合
   せを行なう桁合せ部と、 前記桁合せ部により桁合せされた前記第１、第２の浮動
   小数点データの仮数部の加算を行なう演算部と、 前記演算部の演算結果を受けて正規化を行なう正規化部
   とをさらに備える、浮動小数点加算器。
2. 【請求項２】 前記クリップコード生成部は、前記指数
   部比較結果と前記仮数部比較結果とに応じて、前記クリ
   ップコードを出力する、請求項１に記載の浮動小数点加
   算器。
3. 【請求項３】 前記指数部比較結果は、 前記第１の浮動小数点データの指数部が前記第２の浮動
   小数点データの指数部より大きいことを示す第１の信号
   と、 前記第１、第２の浮動小数点データの指数部が一致した
   ことを示す第２の信号とを含み、 前記仮数部比較結果は、 前記第１の浮動小数点データの仮数部が前記第２の浮動
   小数点データの仮数部より大きいことを示す第３の信号
   を含み、 前記参照データは、 前記第１、第２および第３の信号を含み、 前記クリップコード生成部は、 前記第２、第３の信号の論理積を演算し、かつ、前記論
   理積と前記第１の信号の論理和を出力する論理演算部を
   含む、請求項２に記載の浮動小数点加算器。
4. 【請求項４】 前記クリップコード生成部は、 前記第１の浮動小数点データの符号ビットが正の数を表
   わす場合に前記論理演算部の出力に応じて第１のクリッ
   プコードを出力し、前記符号ビットが負の数を表わす場
   合に前記論理演算部の出力に応じて第２のクリップコー
   ドを出力するゲート部をさらに含む、請求項３に記載の
   浮動小数点加算器。
5. 【請求項５】 前記浮動小数点加算器は、与えられる命
   令に応じて、前記第２の浮動小数点データを下限値とす
   るクリップウインドウに対する第１のクリップコード
   と、前記第２の浮動小数点データを上限値とするクリッ
   プウインドウに対する第２のクリップコードのいずれか
   を出力し、 前記前処理部は、 前記命令が前記第２の浮動小数点データを下限値とする
   クリップウインドウに対するクリップコードの出力を指
   示する場合には、前記第１、第２の浮動小数点データの
   指数部をそれぞれ第１の指数部データ、第２の指数部デ
   ータとして出力し、前記第１、第２の浮動小数点データ
   の仮数部をそれぞれ第１の仮数部データ、第２の仮数部
   データとして出力し、前記命令が前記第２の浮動小数点
   データを上限値とするクリップウインドウに対するクリ
   ップコードの出力を指示する場合には、前記第１、第２
   の浮動小数点データの指数部をそれぞれ前記第２の指数
   部データ、前記第１の指数部データとして出力し、前記
   第１、第２の浮動小数点データの仮数部をそれぞれ前記
   第２の仮数部データ、前記第１の仮数部データとして出
   力するデータ入換部をさらに含み、 前記指数部比較結果は、 前記第１の指数部データが前記第２の指数部データより
   大きいことを示す第１の信号と、 前記第１、第２の指数部データが一致したことを示す第
   ２の信号とを含み、 前記仮数部比較結果は、 前記第１の仮数部データが前記第２の仮数部データより
   大きいことを示す第３の信号を含み、 前記参照データは、 前記第１、第２および第３の信号を含み、 前記クリップコード生成部は、 前記第２、第３の信号の論理積を演算し、かつ、前記論
   理積と前記第１の信号の論理和を出力する論理演算部を
   含む、請求項２に記載の浮動小数点加算器。
6. 【請求項６】 前記データ入換部は、 前記命令を受けてデコードするデコーダと、 前記第１、第２の浮動小数点データの指数部を受けて、
   前記デコーダの出力に応じていずれか一方を選択し、前
   記第１の指数部データとして出力する第１の選択回路
   と、 前記第１、第２の浮動小数点データの指数部を受けて、
   前記デコーダの出力に応じて前記第１の選択回路と相補
   な選択を行ない前記第２の指数部データとして出力する
   第２の選択回路と、 前記第１、第２の浮動小数点データの仮数部を受けて、
   前記デコーダの出力に応じていずれか一方を選択し、前
   記第１の仮数部データとして出力する第３の選択回路
   と、 前記第１、第２の浮動小数点データの仮数部を受けて、
   前記デコーダの出力に応じて前記第３の選択回路と相補
   な選択を行ない前記第２の仮数部データとして出力する
   第４の選択回路とを含む、請求項５に記載の浮動小数点
   加算器。
7. 【請求項７】 前記演算部は、与えられる命令に応じ
   て、前記桁合せ部により桁合せされた前記第１、第２の
   浮動小数点データの仮数部のいずれか一方から前記第
   １、第２の浮動小数点データの仮数部の他方を引く減算
   を行なう、請求項２に記載の浮動小数点加算器。
8. 【請求項８】 前記参照データは、 １と−１とを含み、 前記前処理部は、 前記第１の浮動小数点データが０と一致しないことを検
   証する入力値検証部をさらに含み、 前記クリップコード生成部は、 前記第１の浮動小数点データの指数部および前記入力値
   検証部の出力を受けて前記第１の浮動小数点データの絶
   対値が１より大きいことを検出する論理演算部を含む、
   請求項１に記載の浮動小数点加算器。
9. 【請求項９】 前記クリップコード生成部は、 前記第１の浮動小数点データの符号ビットが正の数を表
   わす場合に前記論理演算部の出力に応じて第１のクリッ
   プコードを出力し、前記符号ビットが負の数を表わす場
   合に前記論理演算部の出力に応じて第２のクリップコー
   ドを出力するゲート部をさらに含む、請求項８に記載の
   浮動小数点加算器。
10. 【請求項１０】 与えられる命令に応じて、第１の浮動
    小数点データに対するクリップコード発生と、前記第
    １、第２の浮動小数点データを入力とする演算のいずれ
    かを行なう浮動小数点加算器であって、 第１、第２の浮動小数点データを受けて、第１の指数部
    比較結果と第１の仮数部比較結果とクリップコードとを
    出力する前処理部を備え、 前記前処理部は、 前記第１、第２の浮動小数点データとクリップウインド
    ウの一方の境界に対応する第１の境界データとを受け
    て、前記命令が前記演算であるときは、前記第１、第２
    の浮動小数点データをそれぞれ第１、第２の入力データ
    として選択し、前記命令が前記クリップコード発生であ
    るときは、前記第１の浮動小数点データと前記第１の境
    界データとをそれぞれ前記第１、第２の入力データとし
    て選択する第１のデータ入換部と、 前記第１、第２の入力データの指数部同士を比較して前
    記第１の指数部比較結果を出力する第１の指数比較部
    と、 前記第１、第２の入力データの仮数部同士を比較して前
    記第１の仮数部比較結果を出力する第１の仮数比較部
    と、 前記第１の浮動小数点データとクリップウインドウの他
    方の境界に対応する第２の境界データの指数部同士を比
    較して第２の指数部比較結果を出力する第２の指数比較
    部と、 前記第１の浮動小数点データと前記第２の境界データの
    仮数部同士を比較して第２の仮数部比較結果を出力する
    第２の仮数比較部と、 前記第１、第２の指数部比較結果、前記第１、第２の仮
    数部比較結果に応じて前記クリップコードを出力するク
    リップコード生成部とを含み、 前記第１の仮数部比較結果および前記第１の指数部比較
    結果に応じて、前記第１、第２の浮動小数点データの仮
    数部の桁合せを行なう桁合せ部と、 前記桁合せ部により桁合せされた前記第１、第２の浮動
    小数点データの仮数部を用いた演算を行なう演算部と、 前記演算部の演算結果を受けて正規化を行なう正規化部
    とをさらに備える、浮動小数点加算器。
11. 【請求項１１】 前記命令は、 加算命令と、 減算命令とを含み、 前記演算部は、前記命令に応じて、前記第１、第２の浮
    動小数点データの仮数部を用いた演算を行なう、請求項
    １０に記載の浮動小数点加算器。
12. 【請求項１２】 複数の座標軸にそれぞれ対応した複数
    の処理回路を備え、 各前記処理回路は、 前記座標軸に対応する第１、第２の浮動小数点データを
    受けて、指数部比較結果と仮数部比較結果とクリップコ
    ードとを出力する前処理部を含み、 前記前処理部は、 前記第１、第２の浮動小数点データの指数部同士を比較
    して前記指数部比較結果を出力する指数比較部と、 前記第１、第２の浮動小数点データの仮数部同士を比較
    して前記仮数部比較結果を出力する仮数比較部と、 前記第１の浮動小数点データとクリップウインドウに対
    応する参照データとの大小関係に応じた前記クリップコ
    ードを出力するクリップコード生成部とを有し、 前記仮数部比較結果および前記指数部比較結果に応じ
    て、前記第１、第２の浮動小数点データの仮数部の桁合
    せを行なう桁合せ部と、 前記桁合せ部により桁合せされた前記第１、第２の浮動
    小数点データの仮数部を用いた演算を行なう演算部と、 前記演算部の演算結果を受けて正規化を行なう正規化部
    とをさらに含む、浮動小数点加算器。