KR890015120A - 부동 소숫점 표기를 기초로 하는 연산회로 - Google Patents
부동 소숫점 표기를 기초로 하는 연산회로 Download PDFInfo
- Publication number
- KR890015120A KR890015120A KR1019890003010A KR890003010A KR890015120A KR 890015120 A KR890015120 A KR 890015120A KR 1019890003010 A KR1019890003010 A KR 1019890003010A KR 890003010 A KR890003010 A KR 890003010A KR 890015120 A KR890015120 A KR 890015120A
- Authority
- KR
- South Korea
- Prior art keywords
- selector
- supplied
- inputs
- selectors
- bypass line
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3868—Bypass control, i.e. possibility to transfer an operand unchanged to the output
Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 부동 소숫점 표기법을 기초로 하는 종래 연산회로의 블록도.
제3도는 본 발명의 바람직한 실시예의 블록도.
제4도는 제3도의 구성에 사용된 부호판정기의 블럭도.
Claims (9)
- 부호, 지수부 및 계수부를 갖는 부동 소숫점 표기법에 의하여 각각 표기된 두 입력 숫자를 처리하기 위한 연산회로에 있어서, 상기 두 입력숫자들의 지수부들의 값들은 서로비교하고, 상기 두 입력숫자들 둥에 하나의 계수부에 대하여 필요한 쉬프트들의 수를 결정하여 상기 두 입력숫자들의 지수부들의 값들 사이의 크기에 대한 상호관계를 나타내는 비교결과를 발생하는 비교수단과, 상기 비교 수단으로부터 공급되는 상기 비교결과를 기초로하여 상기 두 입력숫자들의 계수부들을 선택적으로 출력하기 위한 선택 수단과, 상기 두 입력숫자들의 지수부들의 값들이 서로 상이할 때에 상기 선택 수단으로 부터 공급되는 상대적으로 작은값의 계수부를 상기 비교수단에 의하여 결정되는 쉬프트들의 수만큼 이동시키고, 상기 두 입력숫자들의 지소부들의 값들이 서로 동일할때에 상기 두 입력숫자들의 계수부들 중에 하나를 첫번째 바이패스 선을 통하여 출력하기 위한, 쉬프터와 바이패스선을 포함하는 쉬프터 수단과, 상기 쉬프터 수단으로부터 공급되는 계수부와 상기 선택 수단으로부터 공급되는 계수부 사이에서 소정의 연산을 행하고, 그에 의한 연산결과를 발생하는 연산 수단과, 두 지수부들의 값들이 서로 동일할 때에 상기 2의 보수기를 통하여 상기 연산결과를 출력하고, 두 지수부들의 값들이 서로 다를때에 상기 두번째 바이패스선을 통하여 상기 연산결과를 출력하기 위한, 2의 보수기와 두번째 바이패스선을 포함하는 보수계산 수단으로 이루어지는 연산회로.
- 제1항에 있어서, 상기 비교 수단이 상기 두 입력숫자들의 부호, 상기 비교결과, 상기 연산수단으로 부터 공급되는 상기 연산결과의 부호, 상기 연산수단에 의하여 수행되는 상기 소정연산의 형태를 기초로 하여 상기 2의 보수수단으로부터 공급되는 상기 최종의 연산결과의 부호를 결정하기 위한 부호판정 수단을 포함하는 연산회로.
- 제1항에 있어서, 상기 쉬프터 수단이 첫번째와 두번째입력, 및 출력을 갖는 셀렉터를 포함하고, 상기 첫번째와 두번째 입력이 상기 쉬프터와 상기 첫번째 바이패스선에 각각연결되고, 상기 셀렉터의 출력이 상기 연산수단에 연결되고, 상기 셀렉터가 상기 비교수단으로부터 공급되는 상기 쉬프터들의 수에 의하여 제어되는 연산회로.
- 제1항에 있어서, 상기 보수계산 수단이 첫번째와 두번째 입력, 및 출력을 갖는 셀렉터를 포함하고, 상기 첫번째와 두번째 입력이 상기 2의 보수기와, 상기 두번째 바이패스선에 각각 연결되고, 상기 출력이 상기 최종의 연산결과를 출력시키는 출력단자에 연결되고, 상기 셀렉터가 상기 비교 수단으로 부터 공급되는 상기 쉬프터들의 수에 의하여 제어되는 연산회로.
- 제3항에 있어서, 상기 셀렉터가, 상기 비교 수단으로부터 공급되는 쉬프터들의 수가 제로일때에 상기 첫번째 바이패스선을 선택하는 연산회로.
- 제4항에 있어서, 상기 셀렉터가, 상기 비교 수단으로 부터 공급되는 쉬프터들의 수가 제로일때에 상기 2의 보수기를 선택하는 연산회로.
- 제2항에 있어서, 상기 부호판정 수단이 각각 첫번째와 두번째 입력, 및 출력을 갖는 첫번째 내지 다섯 번째 셀렉터들을 포함하고, 상기 첫번째 내지 네 번째 셀렉터들이 상기 비교결과에 의하여 제어되고, 상기 다섯째 셀렉터가 상기 소정의 연산의 형태에 의거하여 제어되고, 상기 첫번째와 세 번째 셀렉터들의 상기 첫번째와 두번째입력으로 상기 입력 숫자들의 부호들이 제공되고, 상기 첫번째와 세 번째 셀렉터들의 출력들이 각각 상기 두번째와 네 번째 셀렉터들의 상기 첫번째 입력들에 연결되고 그들의 상기 두번째 입력들로 상기 연산결과의 부호가 공급되고, 상기 다섯 번째 셀렉터의 상기 첫번째와 두번째 입력들이 상기 두번째와 네번쩨 셀렉터들의 출력들에 각각 연결되고, 상기 최종의 연산결과의 부호가 상기 다섯 번째 셀렉터의 출력을 통하여 출력되는 연산회로.
- 제1항에 있어서, 상기 선택 수단이 각각 첫번째와 두번째입력들, 및 출력을 갖는 첫번째와 두번째 셀렉터들을 포함하고, 상기 첫번째와 두번째 셀렉터들 모두의 첫번째와 두번째 입력들로 상기 첫번째와 두번째 입력숫자들이 공급되고, 상기 첫번째 셀렉터의 출력이 상기 연산에 연결되고, 상기 두번째 셀렉터의 출력이 상기 쉬프터와 상기 첫번째 바이패스선에 연결되는 연산회로.
- 제8항에 잇어서, 상기 두번째 셀렉터가 항상 상대적으로 작은 값을 갖는 계수부를 선택하기 위해 상기 비교수단에 따라 제어되는 연산회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP?63-58826 | 1988-03-11 | ||
JP63058826A JP2695178B2 (ja) | 1988-03-11 | 1988-03-11 | 演算回路 |
JP58826 | 1988-03-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR890015120A true KR890015120A (ko) | 1989-10-28 |
KR920003493B1 KR920003493B1 (ko) | 1992-05-01 |
Family
ID=13095450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890003010A KR920003493B1 (ko) | 1988-03-11 | 1989-03-11 | 부동 소숫점 표기를 기초로 하는 연산회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4977534A (ko) |
EP (1) | EP0332215B1 (ko) |
JP (1) | JP2695178B2 (ko) |
KR (1) | KR920003493B1 (ko) |
DE (1) | DE68921083T2 (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
US5590365A (en) * | 1990-03-30 | 1996-12-31 | Kabushiki Kaisha Toshiba | Pipeline information processing circuit for floating point operations |
JPH0478643U (ko) * | 1990-11-22 | 1992-07-09 | ||
US5253349A (en) * | 1991-01-30 | 1993-10-12 | International Business Machines Corporation | Decreasing processing time for type 1 dyadic instructions |
JPH05216620A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 浮動小数点を正規化する方法及び回路 |
US5635858A (en) * | 1995-06-07 | 1997-06-03 | International Business Machines, Corporation | Zero-stopping incrementers |
US5809323A (en) * | 1995-09-19 | 1998-09-15 | International Business Machines Corporation | Method and apparatus for executing fixed-point instructions within idle execution units of a superscalar processor |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4075704A (en) * | 1976-07-02 | 1978-02-21 | Floating Point Systems, Inc. | Floating point data processor for high speech operation |
US4488252A (en) * | 1982-02-22 | 1984-12-11 | Raytheon Company | Floating point addition architecture |
JPS59188740A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | フロ−テイング加算器 |
CA1229415A (en) * | 1983-12-09 | 1987-11-17 | Masayuki Ikeda | Floating-point addition/subtraction system |
JPS60186932A (ja) * | 1984-02-01 | 1985-09-24 | Nec Corp | 演算装置 |
JPS6135011A (ja) * | 1984-07-26 | 1986-02-19 | Nec Corp | 可変遅延回路 |
JPS6154537A (ja) * | 1984-08-24 | 1986-03-18 | Fujitsu Ltd | 浮動小数点加減算方式 |
JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
JPH069028B2 (ja) * | 1986-02-18 | 1994-02-02 | 日本電気株式会社 | 演算装置 |
US4827441A (en) * | 1986-03-27 | 1989-05-02 | Motorola, Inc. | Barrel shifter |
US4866652A (en) * | 1987-09-01 | 1989-09-12 | Weitek Corporation | Floating point unit using combined multiply and ALU functions |
US4841467A (en) * | 1987-10-05 | 1989-06-20 | General Electric Company | Architecture to implement floating point multiply/accumulate operations |
-
1988
- 1988-03-11 JP JP63058826A patent/JP2695178B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-08 US US07/320,496 patent/US4977534A/en not_active Expired - Lifetime
- 1989-03-10 EP EP89104313A patent/EP0332215B1/en not_active Expired - Lifetime
- 1989-03-10 DE DE68921083T patent/DE68921083T2/de not_active Expired - Fee Related
- 1989-03-11 KR KR1019890003010A patent/KR920003493B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920003493B1 (ko) | 1992-05-01 |
DE68921083T2 (de) | 1995-09-28 |
JP2695178B2 (ja) | 1997-12-24 |
JPH01232423A (ja) | 1989-09-18 |
EP0332215A3 (en) | 1991-07-17 |
EP0332215B1 (en) | 1995-02-15 |
DE68921083D1 (de) | 1995-03-23 |
US4977534A (en) | 1990-12-11 |
EP0332215A2 (en) | 1989-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3589719B2 (ja) | 算術演算の結果として生じる正および負のオーバーフローのハードウェアによる効率的な取り扱い方法 | |
KR940004324B1 (ko) | 연산장치 | |
KR950029924A (ko) | 부동 소수점점 덧셈/뺄셈 연산기의 반올림 방법 및 장치 | |
KR950020084A (ko) | 결과 정규화기, 데이타 프로세서 및 결과를 정규화하는 방법 | |
US6205461B1 (en) | Floating point arithmetic logic unit leading zero count using fast approximate rounding | |
KR960002061A (ko) | 부동소수점수를 위한 산술연산장치 | |
JPH04290122A (ja) | 数値表現変換装置 | |
KR890015120A (ko) | 부동 소숫점 표기를 기초로 하는 연산회로 | |
KR970073162A (ko) | 단일명령사이클에서 2정수의 절대차 산출방법 및 장치(Calculating the absolute difference of two integer numbers in a single instruction cycle) | |
US5081607A (en) | Arithmetic logic unit | |
US5235539A (en) | Method and apparatus for generating carry out signals | |
JPH0346024A (ja) | 浮動小数点演算器 | |
KR19980064405A (ko) | 산술 연산 시스템 | |
US5798958A (en) | Zero detect for binary sum | |
KR960018871A (ko) | 다치 논리합 연산장치 | |
KR960015200A (ko) | 부동 소수점 디바이더 회로 및 나눗셈 연산 수행 방법 | |
US20020178202A1 (en) | Floating point multiplier for delimited operands | |
KR940007722A (ko) | 고속 마이크로프로세서 브랜치 결정 회로 | |
KR970005175A (ko) | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 | |
JP2951685B2 (ja) | 固定小数点演算器 | |
KR100265358B1 (ko) | 고속의쉬프팅장치 | |
KR920020850A (ko) | 부동 소숫점 승.제산장치 | |
SU813414A2 (ru) | Цифровое устройство дл логарифми-РОВАНи дВОичНыХ чиСЕл | |
JPH08263267A (ja) | 浮動小数点演算回路 | |
JPH04147376A (ja) | ベクトル演算回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030424 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |