SU813414A2 - Цифровое устройство дл логарифми-РОВАНи дВОичНыХ чиСЕл - Google Patents

Description

1

: Изобретение относитс  к вычислительной технике и может быть использовано дл  вычислени  значений логарифмической функции от двоичного аргумента .

По основному авт.св. № 593212 известно цифровое устройство содержащее регистры старших и младших разр доз , блоки пам ти, коммутатор, сумматор , выходной регистр, блок управлени  сдвигателем, причем первый выход регистра старших и выход регистра младагах разр дов соединены соответственно со входами первого и второго блоков пам ти, выходы которых подключены соответственно к первому входу сумматора и первому входу коммутатора , выход которого подключен ко второму входу сумматора, первый выход ;которого соединен со входами выходного регистра и третьего блока Пс1м ти, выход третьего блока пам ти подключен к первому входу сдвигател , управл ющий вход которого через знаковый триггер подключен к знаковому выходу сумматора, а второй - к выходу регистра младших разр дов, выход сдвигател  подключен ко второму входу .кока утатора, управл ющие входы кото.рого подключены к выходам блока управлени  pTj .

Однако данное устройство имеет низкую точность вычислени  функции.

Цель изобретени  - повьвиение точности .

Поставленна  цель достигаетс  тем что устройство, по авт.св. 593212, дополнительно содержит два блока сравнени ,причем первый и второй входы первого блока сравнени  соединены соответственно со вторыми входами регистра старших разр дов и первого блока пам ти, а выход - с третьим, входом сумматора, первый и второй входы второго блока сравнени  подключены ко вторым выходам соответственно сумматора и, третьего блока пам ти а выход - ко второму входу сдвигател .

На чертеже представлена блок-схема устройства.

Устройство содержит регистры старших 1 и .младших 2 разр дов аргумента блоки 3-5 пам ти, блок 6 управлени , коммутатор 7, сумматор 8 выходноЛ регистр 9, триггер 10 числа, сдвига тель 11, блок 12 управлени  сдвигателем , блоки 13 и 14 сравнени . Вычисление двоичного логарифма от нормализованного аргумента V ( - - V 1 ) производитс  в предлаг емом устройстве на основе соотноше ний i 092 09,2 (х+У 2) где X - число,образованное старшим разр дами аргументаУ; у - число, образованное младши разр дами аргумента V; К - чн1сло двоичных разр дов дл записи числа х ; ес(х у ОГ )--tog,x e«g( 2;; 2-при к.,, Jo Ji42 j-e;;2 где N - число двоичных разр дов дл записи аргумента) .2(( X ел 2 причем ix4i-2 а () + л(х),г где л(х) - фунеди  абсолютной погреш ности аппроксимации логар ма пр мой. Заметим, что л(х} 2 , а .log.x 2 (х- ) с точностью до 2 . Пусть oi 1092. ( )- log,jx;2° 2 где Р - цела  часть числа А - дробна  часть числа f - значение разности логарифмов . Обозначим Ь при 0 о Р IA , при о о . А р+ 2 2 ,при , /о р 2 2 ,при Qi О Пусть Z 2, , г ijb+ 1 - (р), где п - число двоичных разр дов, н обходимое дл  записи числа функци  абсолютной погрешности апроксимации функции пр мой. Заметим, что А (|2)) 2 ,а точностью до 2 , Устройство работает следующим о разом. На первом этапе работы устройс хран щиес  на регистрах старших 1 младших 2 разр дов аргумента знач ни  X и у передаютс  соответствен на входда блоков 3 и 4 посто нной м ти, где хран тс  таблицы мантис огарифмов старших и младших разр дов ргумента. В таблице, хран щейс  в локе 3 посто нной пам ти отсутствут два старших разр да значений-мантисс логарифмов. Значени  второго, третьего и четвертого разр дов регистра 1 старших разр дов аргумента поступают на вход блока 13 сравнени , состо щего из элемента ИЛИ и сумматора , осуществл ющего сложение числа, бразованного вторым, третьим и четвертым разр дами аргумента с кодом 001, если значение четвертого разр да регистра 1 старших разр дов аргумента не совпадает со значением, поступающим с выхода старшего разр да блока 3 посто нной пам ти. В противном случае происходит сложение с нулем , не измен ющее входного числа. Блок 13 сравнени  работает следующим образом. При несовпадении инверсивного значени  четвертого разр да регистра 1 старших разр дов аргумента с значением старшего разр да числа, выбранного из первого блока 3 посто нной пам ти, происходит увеличение на единицу числа, представленного инверсивным значением второго,третьего и четвертого разр дов аргумента.На выходе блока 13 сравнени  получаем два старших разр да логарифма, образ званные двум  старшими разр дами суммы, вычисленной блоком 13 сравнени . С выхода блока 3 посто нной пам ти снимаютс  значени  мантиссы с отсутствую1дими двум  старшими разр дами. С выхода блока 4 посто нной пам ти снимаетс  значение мантиссы I - log ( Мантиссы логарифмов поступают на входы сугютатора 8, причем содержимое на выходе 4 блока посто нной пам ти, равное мантиссе I log (-g)| / проходит через управл емый коммутатор 7, подключающий в этом такте ко входу сумматора 8 выход блока 4. На выходе сумматора 8 формируетс  согласно формулам значение J5 , которое передаетс  на вход блока 5 посто нной пам ти, где хранитс  таблица функции 2 с отсутствующими трем  старшими разр дами значений функции. Три старших разр да суммы с выхода сумматора 8 поступают на вход блока 14 сравнени , состо щего из элемента ИЛИ и сумматора. Значение на.выходе старшего разр да блока 5 посто нной пам ти также поступает на вход блока 14 сравнени , котбрый осуществл ет сложение кода 111 с числом, образованным инверсией трех старших разр дов суммы, поступающих с выхода сумматора 8, в случае, если значение .старшего разр да числа, выбранного из блока 5 посто нной пам ти, не совпадает со значением инверсии третьего разр да суммы, поступающей из сумматора 8. В противном случае происходит сложение числа, образованного и версией трех старших разр дов суммы поступающей с выхода сумматора 8, с нулем/ не измен ющее значение этой инверсии. На выходе блока 14 сравнени  получаем значение второго и третьего разр да функции 2 , образован ные двум  старшими разр дами суммы, полученной блоком 14 сравнени , С выхода блока 5 посто нной пам ти снимаютс  значени  функции 2f с отсутствующими трем  старшими разр дами . Таким образом, на выходе блоков 14 и 5 образуетс  значение функции 2 с отсутствующим старшим разр  дом. Значение старшего разр да функции 2, принимаетс  равным логической единице в силу выполнени  неравенства дл  Z. Значение функции z 2 поступает на вход сдвигател  11. Зна чение знакового разр да сумматора 8 запоминаетс  на триггер 10. Блок 12 управлени  сдвигателем представл ет собой комбинационную схему, подсчитывающую число нулевых разр дов слева до первого единичного разр да в регистре 2 младших разр дов аргумента и суммирующую это число со значением триггера 10, что дает значение требуемого числа сдвигов Р или Р + 1 в сдвигателе 11 дл  получени  на его выходе значени  2 из поступающего на вход сдвигател  значени  2Р . Образованное на выходе сдвигател  число 2 через управл елвлй коммутатор 7 подключающий на втором этапе работы устройства ко входу сумматора 8 выходы сдвигател  11, подаетс  на сумматор , где происходит сложение значений 2° и поступающего на другие входы сумматора значени  с выхода блока 3 и блока 13 сравнени . В результате сложени  на сумматоре происходит формирование по исходной формуле значени  мантиссы log,2.V, которое передаетс  на вход выходного регистра 9. Таким образом,предлагаемое устройство преобразует нормешизованное значение аргумента V в значение мантиссы . При сохранении точности вычислени  функции достигаетс  экономи  оборудовани . Экономи  информационной емкости блоков посто нной пам ти естественно приводит к экономии оборудовани . Так, при N 24 необходима  емкость первого блока посто нной пам ти составит 8192 слов по 25 разр дов.Наиболее емкие бипол рные блоки пам ти в интегральном исполнении в насто щее врем  имеют емкость 256 слов по 4 бита. Количество корпусов интегральных ПЗУ, необходимых дл  реализации первого блока посто нной пам ти в схеме основного изобретени  составт л ет корпуса. Дл  предлагаемого устройству объем интегральных ПЗУ дл  первого блока посто нной пам ти составл ет корпуса. Выигрьаи на первом блоке посто нной пам ти равен 32 корпуса и при затратах в 2 корпуса, чистый выиг--: рьни - 30 корпусов. Емкость интегральных схем третьего блока посто нной пам ти составл ет 4096. слов по 13 разр дов. При реализации по схеме основного изобретени  количество интегральных ПЗУ составл ет 64 корпуса. Дл  предлагаемой схемы дл  тех же требуетс  48 корпусов, т.е. получаем выигрыш 16 корпусов при затратах максимум двух корпусов интегральных схем. Дополнительный вьаигрьш получаетс  за счет исключаемЁ1Х , впредлагаемом устройстве, элементов или дл  объединени  32 выходов старшего разр да в первом блоке посто нной пам ти. Это составл ет пор дка 4 корпусов дл  первого блока посто нной пам ти и 2 корпусов дл  второго блока посто нной пам ти.Общий чистый выигрыш составл ет около 30+14+2 50 корпусов интегральных схем. Соответственно снижаетс  потребл ема  мсвцность и увеличиваетс  надежность устройства.о Форнчула изобретени  Цифровое устройство дл  логарифмировани  двоичных чисел, по авт. св. № 593212, отличающеес   тем, что, с целью повышени  точности , оно содержит два блока сравнени , причем первый и второй входы первого блока сравнени  соединены соответственно со вторыми входами регистра стар  их разр дов и первого блока пам ти, а выход - с третьим входом сумматора, первый и второй входы второго блока сравнени  подключены ко вторым выходам соответственно сумматора и третьего блока пам ти , а выход - ко второму входу сдвигател . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 593212, кл.С 06 F 7/38, 1977 (прототип ) .

Claims (1)

1. Формула изобретения

   Цифровое устройство для логарифмирования двоичных чисел, по авт. св. № 593212, отличающеес я тем, что, с целью повышения точности, оно содержит два блока сравнения, причем первый и второй входы первого блока сравнения соединены соответственно со вторыми входами регистра старших разрядов и первого блока памяти, а выход - с третьим входом сумматора, первый и второй входа второго блока сравнения подключены ко вторым выходам соответственно сумматора и третьего блока памяти, а выход - ко второму входу сдвигателя.