SU1541596A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в универсальных и специализированных ЭВМ дл  построени  устройств делени  чисел. Целью изобретени   вл етс  повышение достоверности результата делени  и быстродействи  устройства. Устройство содержит регистры делимого 1, делител  2 и частного 3, коммутатор 4, блок 5 делени  усеченных чисел, блок 8 умножени , первый блок 7 коррекции частного, первый вычитатель 10, два сумматора 11, 12, блок 13 управлени , а также введенные второй блок 6 коррекции частного и второй вычитатель 9 с соответствующими св з ми, которые позвол ют получать K-разр дное частное при любых значени х усеченного делимого (остатка) и делител , обеспечивают выполнение коррекции остатка в случает формировани  значени  K-разр дного частного, большего его истинного значени  на две единицы младшего разр да. 6 ил.

Description

СП

Ј

СЛ

СО

о

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени .

Цель изобретени  - повышение достоверности результата делени  и быстродействи  устройства.

На фиг. 1 проведена функциональ- нал схема устройства дл  делени ; на фиг. 2 - функциональна  схема блока делени  усеченных -чисел дл  случа  на фиг. 3 - функциональна  схема  чейки блока делени  усеченных чисел; на фиг. 4 - функциональна  схема второго- блока коррекции частного дл  случа  на фиг. 5 - функциональна  схема первого блока коррекции частного дл  случа  на фиг. 6 - функциональна  схема блока управлени .

Устройство дл  делени  (фиг. 1) содержит регистры Делимого 1, делител  2 и частного 3, коммутатор 4, блок 5 делени  усеченных чисел, второй 6 и первый 7 блоки коррекции частного, блок 8 умножени , второй 9 и первый 10 вычитатели, первый 11 и второй 12 сумматоры, блок 13 управле- ни , вход 14 данных устройства, вход 15 синхронизации устройства, выход 16 результата устройства, выходы 17-21 бл ока 13 управлени , выход 22 старшего разр да первого вычитател  10, выход 23 старшего разр да первого сумматора 11, выходы 24 разр дов регистра 1 делимого, выходы 25 старших разр дов регистра 1 делимого, выходы 26 разр дов регистра 2 делител , выходы 27 старших разр дов регистра 2 делител  выходы 28 младших К разр дов и выход 29 старшего разр да блока 5 делени  усеченных чисел, выходы 30 второго блока 6 коррекции частного, выходы первой 31 и второй 32 групп блока 8 умножени , выходы 33 разности и заема 34 второго вычитател  9, выходы 35 первого вычитател  10, выходы 36 первого сумматора 11, выходы 37 второго сумматора 12, выходы 38 коммутатора 4

Блок 5 делени  усеченных чисел (фиг. 2) содержит матрицу  чеек 39, вход 40 логического О и вход 41 логической 1. Ячейка 39 (фиг. 3) содержит элемент 42 неравнозначности, одноразр дный двоичный сумматор 43, вход 44 разр да делимого (остатка)  чейки, вход 45 разр да делител   чек

,

Q 5 0

5 Q Q

5

5

ки, управл ющий вход 46 (, на этот , вход подаетс  значение соответствующей цифры частного)  чейки, вход 47 переноса  чейки, выход 48 суммы  чейки , выход 49 разр да делител   чейки, выход 50 переноса  чейки, выход 51 цифры частного  чейки.

Второй блок 6 коррекции частного (фиг. 4) содержит группу 52 элементов Ш1И. Первый блок 7 коррекции частного (фиг. 5) содержит вычитатель 53 и элемент И 54. Блок 13 управлени  (фиг. 6) содержит счетчик 55, пам ть 56 микрокоманд, два элемента И 57 и 58 и элемент И-НЕ 59.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства дл  делени .

Регистры 1 и 2 делимого и делител  соответственно предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител . Регистр 1 делимого (п + 1)-разр дный, из которых один разр д расположен слева от зап той и п разр дов - справа от зап той. Регистр 2 делител  содержит п разр дов, которые все расположены справа от зап той. В начале выполнени  операции делени  в эти регистры загружаютс  двоичные коды делимого и делител , которые  вл ютс  правильными положительными дроб ми (делимое загружаетс  в п младших разр дов регистра 1).

Регистр 3 частного предназначен дл  хранени  частного и реализован в виде регистра с возможностью сдвига на К разр дов в сторону старших разр дов .

i

Коммутатор 4 предназначен дл  передачи на информационные входы регистра 1 делимого информации с четырех направлений через соответствующие группы входов. Через первую группу входов поступает значение делимого с входа 14 данных устройства, через вторую группу входов - значение скорректированного остатка с выходов 36 первого сумматора 11 (случай, когда значение частного на выходе 30 превышает истинное значение на единицу младшего разр да), через третью группу входов - значение остатка с выходов 35 первого вычитател  10 (случаи, когда значение частного на выходе 30 совпадает с истинным значением частного), а через четвертую группу

5134

входов - значение скорректированного остатка с выходов 37 второго сумматора 12 (случай, когда значение частного на выходе 30 превышает истинное значение на две единицы младшего разр да).

Блок 5 делени  усеченных чисел предназначен дл  получени  (К+1 разр дного частного от целени  старших 2К разр дов делимого, поступающих с выходов 25 регистра 1, и старших К разр дов делител , поступающих с выходов 27 регистра 2 делител . При малых значени х К блок 5 делени  усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ, причем в этом случае целесообразна совместна  реализаци  блока 5 с вторым блоком 6 коррекции частного . При больших же значени х К более предпочтительной  вл етс  реализаци  блока 5 в виде быстродействующей однотактной матричной схемы делени , использующей алгоритм с восстановлением или без восстановлени  ос- татков и все известные средства ускоренной реализации этих алгоритмов. Возможны и другие варианты реализации блока 5 делени  усеченных чисел. На фиг. 2 дл  случа  К-4 приведена функциональна  схема блока 5 в виде однотактной матричной схемы делени  без восстановлени  остатков, построенной из однотипных  чеек.

Значение частного, получаемое на выходах 28 и 29 блока 5 при делении в нем значени  2К старших разр дов елимого (остатка) на К старших разр дов делител , может быть либо равно значению К старших разр дов истинного частного, получаемого при делении n-разр дных чисел, либо больше на одну или на две единицы младшего азр да этого значени .

Второй блок 6 предназначен дл  предварительной коррекции значени  цифр частного, формируемого на выхо-, дах 28 и 29 блока 5 делени . Если в блоке 5 делени  формируетс  частное, у которого значение (К-И)-го (старшего ) разр да равно единице, то на выходах группы 52 элементов ИЛИ образуетс  значение скорректированного К-разр дного частного вида 11 ... 1. Если же значение (Krt-l)-ro разр да

15966

равно нулю, то значение К младших цифр частного, сформированное на выходах 28 блока 5 делени , г предаетс  транзитом на выходы 30 блока 6.

Первый блок 7 коррекг ш предназначен дл  окончательной коррекции частного, сформированного в текущем такте. Как было показано выше, значение К-разр дного частного, поступающего с выхода 30 блока 6 на вход частного блока 7, в некоторых случа х может быть больше истинного значени  К-разр дного частного и тогда в блоке 7 осуществл етс  вычитание- из К-разр дного частного значени  единицы или двух единиц его младшего разр да. При наличии на выходе 22 сигнала логичес

5

0

5

0

5

0

5

0

5

кой 1 в блоке 7 осуществл етс  вычитание из К-разр дного частного единицы его младшего разр да, если на выходе 23 присутствует сигнал логического О, и двух единиц его млад- шег о разр да, если на выходе 23 присутствует сигнал логической :. Дл  этого используютс  вход младшего разр да вычитаемого вычитател  53 и вход заема вычитател  53„ На входы старших разр дов вычитаемого вычитател  53 с входа 40 подаетс  посто нно сигнал логического О.

В блоке 8 умножени  осуществл етс  перемножение К-разр дного частного , сформированного на выходах 30 второго блока 6 коррекции частного и поступающего на вторую группу входов блока 8, и n-разр дного делител , хранимого в регистре 2 и поступающего на первую группу входов блока 8 с выходов 26 разр дов регистра 2. На выходах 31 и 32 первой и второй групп блока 8 образуетс  произведение в двухр дном коде ( в виде двух чисел), Блок 8 умножени  - комбинационного типа и может быть реализован в виде совокупности из n/К К-разр дных двоичных умножителей.

С помощью вычитателей 9 и ТО сумматоров 11 и 12 в устройстве формируетс  три возможных значени  остатка , одно из которых записываетс  в качестве нового остатка чере з коммутатор 4 в регистр 1 делимого в зависимости от значени  К-разр дного частного на выходах 20 блока 6. Если К-разр дное частное равно истинному К-разр дному частному, то в регистр 1 делимого в качестве нового остатка

заноситс  значение остатка с выходов 35 первого вычитател  10, если К-раз р дное частное больше, чем истинное К-разр дное частное на одну единицу его младшего разр да, то новый остаток формируетс  на выходах 36 первого сумматора 11, если же на две единицы его младшего разр да, то на выходах 37 второго сумматора 12.

Второй вычитатель 9 - комбинацией ного типа и выполнен по принципу вычитател  без распространени  заема, В вычитателе 9 осуществл етс  вычита ние из содержимого регистра 1 делимо го произведени , сформированного на выходах 31 и, 32 блока 8 умножени  в двухр дном коде. Результат вычитани  образуетс  на выходах 33 и 34 соответственно разности и заема вычитател  9 в двухр дном коде.

Первый вычитатель 10 предназначен дл  вычитани  из значени  разности, сформированной на- выходах 33 второго вычитател  9, значени  заема, образо ванного на выходах 34 второго вычита гел  9. Первый вычитатель 10 - комбинационного типа с ускоренным распространением заема. Он может быть заменен быстродействующим сумматором если информацию, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической 1. Если разность делимого (остатка), хранимого в ре-. гистре 1S и произведени , образованного на выходах блока 8 умножени , положительна, то в старшем разр де .первого вычитател  10 формируетс  значение логического О, если же данна  разность отрицательна, то в старшем разр де первого вычитател  10 формируетс  значение логической

f Г 4 TI

Первый 11 и второй 12 сумматоры предназначены дл  коррекции некоторого промежуточного значени  остатка образуемого на выходах 35 первого вычитател  10, если на выходах 30 блока b получилось К-разр дное частное , большее истинного. На первом сумматоре 11 к значению остатка прибавл етс  значение делител , а на втором сумматоре 12 - удвоенное значение делител . С выходов 36 и 37 первого 11 и второго 12 сумматоров скорректированные значени  остатка поступают на входы коммутатора 4. Если разность, получивша с  на выходах 35 первого вычитател  10, больше, чем значение делимого или остатка, хранимого в регистре 1, на величину, превышающую значение делител , то в старшем разр де первого сумматора 11 формируетс  логическа  1, в противном случае - логический О.

10

15

20

25

30

35

40

45

50

55

Блок 13 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  двух чисел.

Устройство работает следующим образом .

Перед началом выполнени  соответственно делени  в регистр 1 делимого и регистр 2 делител  занос тс  п-раз- р дный код делимого и n-разр дный код делител  соответственно, счетчик 55 устанавливаетс  в исходное состо ние, а регистр 3 частного обнул етс  (делимое загружаетс  в п младших разр дов регистра 1, в старший разр д которого записываетс  нуль). Процесс определени  частного состоит из m циклов, в каждом из которых формируетс  К двоичных цифр частного ( где

m - число К-разр дных групп част- л

ного).

Каждый цикл начинаетс  с определени  К-разр дного частного, формируемого в блоке 5. Затем К-разр дное частное, образованное на выходе 30 блока 6, умножаетс  на п-разр дный делитель в блоке 8 умножени  и на втором 9 и первом 10 вычитателе образуетс  остаток, равный разности между предыдущим остатком и полученным произведением. В конце цикла делени  в зависимости от значени  нового остатка в регистр 1 делимого через коммутатор 4 заноситс  информаци  из трех возможных источников. Выбор источника осуществл етс  блоком 13 управлени , куда поступают значени  старших разр дов первого вычитател  10 и первого сумматора 11. Если значение остатка, получаемого на первом вычитателе 1 положительно, то информаци  в регистр 1 делимого поступает с выходов первого вычитател  10. Если значение остатка, получаемого на первом вычитателе 10, отрицательно , то требуетс  коррекци  на одинарное или удвоенное значение делител , котора  выполн етс  на первом 11 и втором 12 сумматорах соответственно . Если результат коррекции ос- - татка на одинарное значение делител  положителен, то информаци  в регистр 1 делимого поступает с выходов первого сумматора 11, в противном слу- чае - с выходов второго сумматора 12. Одновременно с коррекцией остатка выполн етс  коррекци  К-разр дного частного в блоке 7, куда так же, как и в блок 13 управлени  поступают значени  старших разр дов первого вычитател  10 и первого сумматора 11. В конце каждого цикла делени  К-раз- р дное частное записываетс  в млад- шую часть регистра 3, освобождающуюс  при сдвиге в регистре 3 информации .на К-разр дов в сторону старших разр дов

Claims (1)

1. Формула изобретени 

   Устройство дл  делени , содержащее регистры делимого, делител  и частного, коммутатор, блок делени  усеченных чисел, блок умножени , первый блок коррекции частного, пер- вый вычитатель, два сумматора и блок управлени , причем вход данных устройства соединен с информационным входом регистра делител  и первым информационным входом коммутатора, выход которого соединен с информационным входом регистра делимого, выходы 2К старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами К старших разр дов регистра делител  разр дные выходы которого соединены с первыми входами блока умножени , вход первого слагаемого первого сум- матора соединен с выходом первого вычитател , выход старшего разр да которого соединен с первым корректирующим входом первого блока коррекции частного, выход первого суммато- ра соединен с вторым информационным входом коммутатора, первый и второй управл ющие входы которого соединены соответственно с первым и вторым выходами блока управлени , третий вы

   Q -

   0

   5 0 „

   5

   ход которого соединен с входами записи регистра делимого и регистра част - ного, выход которого соединен с выходом , результата устройства, вход синхронизации которого соединен с синхровходами регистров делимого, делител  и частного и блока управлени , четвертый и п тый выходы которого соединены соответственно с входом записи регистра делител  и выходом сигнализации окончани  делени  устройства, отличающеес  тем, что, с целью повышени  быстродействи  и достоверности результата целени , в него введены второй блок коррекции частного и второй вычитатель , вход уменьшаемого которого соединен с выходом регистра делимого, а входы вычитаемого и заема - соответственно с выходами первой и второй групп блока умножени , второй вход которого соединен с входом частного первого блока коррекции и выходом второго бпока коррекции, корректирующий вход и вход частного которого соединены соответственно с выходами старшего разр да и К младших разр дов блока делени  усеченных чисел, третий информационный вход коммутатора соединен с выходом первого вычитател  и входом первого ела:аемого второго сумматора, вход второго слагаемого которого соединен с входом второго слагаемого первого сумматора и выходом регистра делител , а выход - с четвертым информационным входом коммутатора, выходы разности и заема второго вычитател  соединены соответственно с входами уменьшаемого и вычитаемого первого вычитател , выход старшего разр да которого соединен с первым входом блока управлени , второй вход которого соединен с выходом старшего разр да первого сумматора и вторым корректирующим входом первого блока коррекции частного, выходы которого соединены с информационными входами младших К разр дов регистра частного.