SU622087A1 - Цифровой вычислитель функций синуса и косинуса - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и предназначено дл  воспроизведени  функциональных зависимостей в управл ющих системах и специализированных вычислительных машинах.

Известно цифровое устройство дл  вычислени  элементарных функций, содержащее реверсивный счетчик, дешифратор, делитель частоты с переменным коэффициентом делени , коммутатор коэффициентов делени , собирательные схемы и триггер знака, задающий режим работы счетчика 1. В устройстве реализуетс  метод линейной аппроксимации кривых элементарных функций в дискретной форме, причем количество линейных участков аппроксимации зависит от требуемой точности воспроизведени  функции. Недостатком этого устройства  вл ютс  большие аппаратурные затраты, обусловленные слол ностью таких блоков, как управл емый делитель, коммутатор и дешифратор, так как в устройстве реализуютс  сложные операции определени  момента времени перехода с одного участка аппроксимации на другой и ввода в этот момент времени в управл ющий делитель соответствующих угловых коэффициентов.

Иаиболее близким к изобретению  вл етс  цифровой вычислитель функций синуса и косинуса, содержащий три группы элементов И, блок управлени  и регистр, выход которого соединен через первую группу элементов И с первым входом сумматора, второй вход которого подключен к выходу второй группы элементов И, вход вычислител  соединен со входом блока управлени , первый , второй и третий выходы которого подключены соответственно к управл ющим входам элементов И первой, второй и третьей групп 2.

Недостатком этого устройства  вл етс  большое количество аппаратуры, так как дл  реализации искомых функций используютс  по два сумматора, регистра и счетчика , четыре блока управлени , четыре группы элементов И, а также генератор импульсов . Кроме того, устройство обладает низким быстродействием (два такта суммировани  в сумматорах и один такт сложени  в регистрах, а также дополнительный цикл коррекции через каждый 21 цикл интегрировани ) .

Целью изобретени   вл етс  упрощение вычислител  и повышение его быстродействи . Эта цель достигаетс  тем, что выходы сумматора соединены с информационными входами элементов И второй группы, а через элементы И третьей группы - со входами регистра, четвертый выход блока управЛенин соединен с третьим входом сумматора .

Блок-схема предлагаемого вычислител  приведена на чертеже.

Он содержит регистр 1, сумматор 2, группы 3, 4 и 5 элементов И и блок управлени  6.

Выход регистра 1 соединен через элементы И группы 3 с первым входом сумматора 2. Выходы сумматора 2 св заны через элементы И группы 4 со вторым входом сумматора 2, а через элементы И группы 5 - со входом регистра 1. Вход 7 устройства соединен со входом блока 6, первый, второй, третий и четвертый выходы которого подключены соответственно к управл ющим входам элементов И групп 3, 4 и 5 и к третьему входу сумматора 2.

В исходном состо нии содержимое регистра 1 равно значению функнии дл  начального значени  аргумента (хо), а содержимое сумматора 2 - значению функции дл  последующего значени  аргумента (xo+h), где h - шаг изменени  аргумента. Так, например , при воспроизведении синуса с шагом ,1 в регистр 1 заноситс  значение sin , а в сумматор 2 - значение sin 0,1 0,0998. При воспроизведении функции косинуса в регистр 1 н сумматор 2 занос тс  соответственно значени  cos 0 1 и cos 0,1: 0,995.

При поступлении на вход 7 импульса блок 6 по четвертому выходу выдает сигнал сдвига содержимого сумматора 2 (у) на один разр д влево, что соответствует )множению кода сумматора 2 на коэффициент

два (2 г/г). Затем блок ё выдает сигналы ни управл ющие входы элементов И группы 3, 5 и 4. При этом с регистра 1 на вход вычитани  сумматора 2 подаетс  код t/i-i через элементы И группы 3, на регистр 1 через элементы И группы 5 заноситс  значение функции Уг, а через элементы И группы 4 значение старших разр дов сумматора 2 поступает на вход вычитани  младших разр дов сумматора 2 со сдвигом, соответствующим умножению кода г/, на коэффициент h.

Дл  воспроизведени  гиперболических функций синуса () и косинуса (у

:shX) код старших разр дов сумматора 2 поступает через элементы И группы 4 на вход сложени  младших разр дов сумматора 2.

В таблице приведен пример воспроизведени  функции с шагом .

Технико-экономический эффект заключаетс  в существенном упрощении устройства за счет исключени  р да блоков и св зей и

повышении его быстродействи  за счет использовани  нового алгоритма работы: вместо двух сумматоров, двух регистров, четырех блоков управлени , двух счетчиков и генератора импульсов в прототипе в предложенном устройстве использованы только один сумматор, один регистр и один блок управлени ; дл  достижени  одной и той же точности необходимо выполнить на дес тичный пор док меньше тактов, т. е. быстродействие по сравнению с прототипом увеличено в дес ть раз.

т абл ицй

Claims (2)

1.Авторское свидетельство СССР № 302716, кл. G 06F 7/38, 1971.

2.Авторское свидетельство СССР № 419896, кл. G 06F 15/34, 1974.