SU866559A1 - Устройство управлени векторным процессом - Google Patents

Description

Г

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе цифровой вычислительной машины.

Известно устройство управлени  векторным процессором последовательного действи . В состав устройства вход т регистры сдвига к сумматоры последовательного действи  1.

Недостатком такого устройства  вл етс  низка  производительность обработки информации.

Наиболее близким по технической ; сущности и достигаемому результату к изобретению  вл етс  устройство управлени  вычислительной машины.

Устройство содержит блок си ахронизирующих импульсов и блок операций, которые соединены между собой взаимнообратной св зью. Выход блока синхронизирующих импульсов соединен с первыми входами счетчика циклов, коммутатора регистров, блока знака операции , триггера двойных итераций и счетчика итераций, а вторые входы всех упом нутых блоков соединены с выходом блока операций. Выход счетчика итераций подключен к первым входам коммутатора сдвигов и блока |)Ормировани  адреса, а выход

счетчика циклов соединен с третьими входами триггера двойных итераций и хзчетчика итераций, который четвертым входом соединен с выходом триггера двойных итераций. Второй выход счетчика циклов подключен к третьему входу коммутатора регистров, первый выход которого подключен к первому, выходу устройства, а второй выход - .

10 к третьему входу блока знака операции ,- выход которого  вл етс  вторым выходом устройства, а четвертый вход блока знака операции соединен с магистралью управл ющих сигналов ариф15 метического устройства процессора. Третий и четвертый выходы устройства соединены соответственно с выходами коммутатора сдвигов и блока формировани  адреса 2.

20

Недостаток известного устройства состоит в том, что в нем не предусмотрено автономное масштабирование исходных координат вектора, что приводит к уменьшению производительнос25 ти векторного процессора и требует специального устройства умножени .

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем,

30 что устройство управлени  векториьол

процессором, содержащее узел синхронизации , счетчик циклов,, первый триггер, счетчик итергщий, узел формироваии  знака, регистр сдвига, блок пам ти сщресов, коммутатор,причем тактовые входы счетчика циклов, первого триггера, счетчика итераций, коммутатора и узла формировани  знака соединены с первым выходом узла синхронизации, второй выход узла синхронизации  вл етс  тактовым выхо дом устройства, информационные входы регистра сдвига и блока пгш ти адресов соединены с выходом счетчика итераций, информационные входы счетчика циклов и счетчика итераций, первого триггера, коьо утатора, узла формироваии  знака, регистра сдвига и блока пам ти адресов соединены с соответствующими входами rpyntoi информационных входов устройства, единичный вход первого триггера и управл ющий вход счетчика нтерраций соединены с первым выходом счетчика циклов , сум14иру1сщий вход счётчика итераций соединен с выходом первого триггера , первый выход коммутатора  вл -г етс  переключающим выходом устройст .ва, второй выход коммутат ч   соединен с третьим входом узла формировани  знака, выход узла формировани  знака  вл етс  знаковым выходом устройства , выход регистра сдвига  вл етс  разрешаюцим выходом устройства, выход блока Пс1м ти гицресов  вл етс  адресным выходом устройства, четвертый вход узла формировани  зиака  вл етс  разрешающими входом устройства , третий вход коммутатора соединен со вторым выходом счетчика циклов, введены второй триггер и блок элементов И, причем тактовый вход второго триггера соединен с выходом узла синхронизации, первый вход блока элементов И соединен с выходом счетчика итераций, информационный вход второго триггера соединен с информационным входом устройства, единичный вход второго триггера соединен с третьим выходом коигмутатора, ||улевой вход второго триггера соединен с выходом блока элементов И, разрешающий вход счетчика итергихий, иулеврй вход первого триггера и второй вход .блока элементов И соединены с перв выходом вто ого триггера, второй выход второго триггера соединен с п тым входом узла формировани  знака lii с управл ющим входом счетчика циклов.

На чертеже приведена структурна  схема устройства

Устройство содержит узел 1 синхронизации , группу информсощонных входов 2 устройства, счетчик 3 циклов, коьл татор 4, блок 5 формировани  знака, триггер 6, счетчик 7 итераций регистр 8 сдвига, блок 9 лам ти адресов, триггер 10, блок -И элементов И, переключающий выход 12 устройства , знаковый выход 13 устройст- ва, разрешающий выход 14 устройства,; адресный выход 15 устройства, тактовый выход 16 устройства.

Работу устройства рассмотрим иа 5 примере вычислени  функции arcein 4fX аппаратурным способом по методу цифра за цифрой, в основу которого положено вращение вектора на заранее расчитанн$ ю последовательность углов. 0 Вычислительна  процедура этого метода описываетс  следующей сводкой Формул:f л

i х,-. - .- (1) У1- У4-1 + .. (2) cL4 (3)

У где индекс 1 характеризует номер BI полн емой итерации.

Максшкёшьное значение 1 равно количеству разр дов п в обрабатываемом числ. Подсчет количества итергщий0 ведетс  счетчиком 7. Дл  ложных функций типа arcsln кажда  итераци  дрлжна выполн тьс  дважды, дл  чего предусмотрен триггер 6, коммутирующий входные сигналы дл  счётчика итера5

Qi - угловые константы, хран щиес  в запоминающем устройстве, адрес которых формируетс  блоком 9с учетом содержимого счетчика 7 и выполQ н емой операции, сигнал о которой поступает с входа 2.

В рассматриваемом алгоритме операци  умножени  оперантов . и на заменена операцией сдвига

, этих операндов вправо на (1-1) разр д, дл  чего предусмотрен регистр 8. Знак операции в формулах 1-3 зависит от значени  оператора поворота шектора Е, равного +1.

0 Дл  функции arcsin Ei -1, если у;. /y|v иначе Б,- +1. Окончательный знак операции в формулах 1-3 формируетс  узлом 5, который по входу 16 получает инфорг мацию о знаке числа х -- и сравнимости числе у и fy/ из арифметического устройства процессора.

Рассматриваемое устройство управлени  предусмотрено дл  последовательно-параллельной обработки информации , т.е. формулы 1-3 будут выполн тьс  последовательно одним арифметическим устройством параллельного действи . Дл  организации такой работы в устройстве предусмотрен

5 счетчик 3 и коммутатор 4. «Счетчик 3 работает с коэффициентом пересчета 3, а коммутатор формирует управл ющие сигналы дл  соответствующих регис фов арифметического устройства и блока знака опергщий.

Отличительна  особенность рассматриваемого алгоритма заключаетс  в том, что при кгакдом повороте вектора на угол происходит удпинение его

Claims (2)

1.Авторское свидетельство СССР 519717, кл. G 06 F 15/34, 1974

2.Авторское свидетельство СССР 641802, кл. G 06 F 15/20, 197.5 ХйсютотипТ.