SU849228A1 - Векторный процессор - Google Patents

Description

(54) ВЕКТОРНЫЙ ПРОЦЕССОР Изобретение относитс  к цифровой вычислительной технике и может использоватьс , в высокопроизводительных вычислительных системах. Известно вычислительное устройство последовательного действи , содержащее три арифметических устройства последовательного действи  с общим устройством управлени . Арифме тические устройства содержат последовательные регистры сдвига и последовательные сумматоры, причем, в двух арифметических устройствах линейных координат вектора имеетс  па два пос ледовательно включенных сумматора { Недостатком этого устройства  вл етс  низка  производительность обработки информации. Наиболее близким к изобретению по технической сущности  вл етс  мультипроцессорное вычислительное устройство с параллельной обработкой информации, которое содержит три . процессора параллельного действи  и способно аппаратурным способом выполн ть векторные операции вычислени  пол рных .и пр моугольных коорди нат вектора. Два процессора  вл ютс  процессо рами обработки линейных координат вектора, а третий  вл етс  процессором обработки УГЛОВОЙ координаты вектора, причем каждый из ник имеет последовательно соединенные прием- ный регистр,, параллельный сдвигатель , блок пр мой/инверсной выдачи, сумматор, выходной регистр,буферный регистр вьБСОд которого подключен на второй вход сумматора. Кроме того , буферные и приемные регистры соединены с первым выходом распределител  тактовых импульсов, а выходные регистры - с вторым выходом распределител , третий выход которого соединен с первыми входами триггера двойных итераций и счетчика итераций , выход которого соединен с блоками формировани  сигналов сдвига и формировани  адреса, выходы которых подключены соответственно к второму входу параллельного сдвигател  и . блоку посто нной пам ти, вторые выходы выходных регистров соединены с первым входом блока формировани  знака операции, которого соединен с вторьоми входами блоков пр мой/инвареной выдачи, второй вход триггера двойных итераций соединен с первым выходом блока операций, который соединен взаимнробратной св зью с расределителем тактовых импульсов. Перый выход триггера двойных итераций оединен с вторыми входами счетчика итераций и блока формировани  адреа , а второй выход триггера соединен вторыми.входами блоков формировани  сигналов сдвига и знака операций . Второй, третий и четвертый выоды блока операций соединены соответственно с третьими входами счетика итераций, блоков формировани  сигналов сдвига и адреса и блока формировани  знака операции Г,

Недостатком известного устройства  вл етс  его ограниченные функциональные возможности,так как оно не позвол ет вычислить аппаратурным способом обратные тригонометрические функции arcsin и arccos.

Цель изобретени  - повышение про- , изводительности и расширение класса решаемых задач.

Поставленна  цель достигаетс  тем, что в процессор, содержащий блок посто нной пам ти, блок синхронизации , счетчик итераций, триггер двойных итераций, блок формировани  сигналов сдвига, блок формировани  адреса, блок формировани  знака операции, два блока обработки линейной координаты, блок обработки угловой координаты, причем каждый блок обработки линейных координат содержит приемный регистр, выходной регистр , буферный регистр, сумматорвычйтатель , коммутатор сдвига, а блок обработки угловой координаты содержит приемный регистр, выходной регистр, буферный регистр, сумматррвычитатель , первый выход блока синхронизации соединен с первым входом счетчика итераций и входом триггера двойных итераций, второй выход блока синхронизации соединен с первым входом блока формировани  знака операции , первыми входами приемньах регистров и буферных регистров, третий выход блока синхронизации подключен к второму входу блока формировани  знака операции и первым входам выходных регистров, четвертый выход блока синхронизации подключен к первым входам блока формировани  сигналов сдвига и блока формировани  адреса, п тый выход блока синхронизации соединен с третьим входом блока формировани  знака операции, четвертый , п тый, шестой и седьмой входы которого подключены соответственно к выходу приемного регистра блока обработки угловой координаты, первым , выходам выходных регистров блока обработки угловой координаты, первого и второго блоков обработки линейной координаты, первый выход триггера двойных итераций подключен к вторым входам четчика итераций и блока формировани  адрес, ВЫХод которого соединен с входом блока посто нной пам ти,, второй выход триггера двойных итераций соединен с восьмым входом блока, формировани  знака операции и вторым входом блока формировани  сигналов сдвига, выход счетчика итераций соединен с третьими входами блока формировани  адреса и блока формировани  сигналов сдвига, выход которого соединен с первыми входами коммутаторов сдвига первого и второго блоков обработки линейных координат, выход блока .формировани  знака операции соединен с первыми входами сумматороввычитателей , в каждом из блоков обработки линейных координат выход коммутатора сдвига соединен с вторым входом сумматора-вычитател , третий вход которого подключен к выходу буферного регистра, выход сумматора-вычитател  соединен с вторым в содом выходного регистра, второй вход коммутатора сдвига под-гключен к выходу приемного регистра, второй выход выходного регистра каждого блока обработки линейной координаты соединен с вторыми входами буферного регистра своего и приемного регистра другого блока обработки линейной координаты, в блоке обработки угловой координаты выход сумматора-вычитател  соединен с вторым входом выходного регистра, второй выход которого соединен с вторым входом буферного регистра , выход которого соединен с третьим входом сумматора-вычитател , в блок.обработки угловой координаты дополнит льно введен коммутатор сдвига, выход которого соединен с входом сумматора-вычитател  блока, первый и второй входы коммутатора сдвига подключены соответственно с выходом блока формировани  сигналов сдвига и блока посто нной пам ти, третьи входы коммутаторов сдвига блоков обработки линейной координаты и блока обработки угловой координаты подключены соответственно к выходам буферных регистров этих блоков, а выход приемного регистра блока обработки угловой координаты Соединен, кроме того, с четвертым.входом коммутатора сдвига и третьим входом буферного регистра этого блока.

На чертеже приведена структурна  схема векторного процессора.

Claims (2)

1. Устройство содержит блоки 1 и li обработки линейных координат вектора, блок 2 обработки угловой координаты вектора, блок 3 посто нной пам ти, устройство 4 управлени , включающее блок 5 синхронизации, счетчик 6 итераций, триггер 7 двойных итераций, блок 8 формировани  сигналов сдвига, блок 9 формировани  адреса и блок 10 формировани  знака операции. Блоки 1 , 1 и 2 содержат соотв ственно выходные регистры И -llj , сумматоры , буферные регист ры 13, -13j , коммутаторы 14 э сд га и приемные реггистры . Элементарные функции arcsin и arccos можно вычислить аппаратурны способом, использу  численный мето цифра за цифрой; В основу этого метода положен итерационный вычисл тельный процесс с фиксированньом ко личеством итераций п, которые производ тс  над вектором, заданным координатами {},у} Вектор вращае с  в декартовой системе координат на заранее предрассчитанную послед вательность углов, которые определ ютс  выражением -(i-a) . 0. arctg 2 ; ,n, где i - номер очередной итерации; ji - количество разр дов в числ Эти константы хра н тс  в блоке посто нной пам ти. , ГГри вычислении функции arcsin Z первоначальный вектор располагают по оси абсцисс и вращают его в так направлении,что Y стремитс  к 2.Пр вычислении функции arccos. Z/x перво начальный вектор располагают по оси ординат и вращают его в таком направлении , что X стремитс  к Z. С целью сходимости методацифра за цифройкаждую итерацию необходимо повтор ть дважды, поэтому в составе устройства имеетс  триггер 7 двойных итераций. Вычислительна  процедура дл  фун кций arcsin и arccos описываетс  фо мулами -e(i-2) -(.--i) . -х-, 2 . -Е,-у- 2 ,-Ч; ч, , 1Т-1 . --i г1 -у -у- +Е-Х- 2 ; f.i.IT-, т/-, . , +Е; 2Q ; ., +Z;., 2-(-). Дл  функции arcsin . 1+1 при- У;. Z;, . 1-1 пр У,.:, / 2., а дл  функции arccos Е,. (+1 ПР i- 2v- t (.-1 при Х. Zjf. , От значени  Е; завис ит направление вращ.ени  вектора и, как следствие , знак выполн емой операции в приведенных формулах. В приведенной сводке формул вычи лительна  процедура представлена та ким образом,что знак Е операции на две итерации одного номера определ етс  один раз. На первом этапе вычисл ют Е. Sign.(y. , ) X v. -V 22(-«) «,-1 . .2f,. / V,1 V -V. -( I , Л г-( .i в первом блоке 1 вычисл ют X, во втором блоке Y, а в блоке 2 - Z и oi.- , Знак Е; операции определ етс  блоком 10, который может быть выполнен по схеме сумматора или сравнивающего устройства. Перед выполнением i-й итерации х находитс  в регистре 11, ., в регистре 11, а Z;.-B регистре 15. Триггер 7 двойных итераций устанавливаетс  распределителем 5 в одно из устойчивых состо ний, а в счетчике б итераций записываетс  число i-2, которое блоком 8 расшифровываетс  и поступает на сдвигатели 14. Первым тактовым импульсом t, содержимое выходных регистров 11 и 11 переписываетс  в буферные регистры 13., и 13,j , а содержимое регистра 15j в регистр I3j. Учитыва , что выход буферных регистров 13 подключен на входы сумматора и сдвигател , происходит сложение (вычитание) соответствующих одноименных операндов, один из которых сдвинут вправо на 2(1-2) разр дов. Результат-.выполненной операции вторым тактовым импульсом t записываетс  в соответствующий регистр, т. е .х- - в регистр 11., , У; в регистр llj, а Z; - в регистр 15,. На втором этапе вычисл ютс  х х;-Е,У., . 2 . ,; У; у +Е;х;., . 2 Ot. ct,,.,+E2Q;. Дл  реализации этих формул необходимы значени  и у;. . Они на первом эт.апе первым тактовым импуль- сом ti переписываютс  перекрестно в противоположные приемные регистры, т.е. х;., из регистра 11 в регистр. 15, а у; из регистра ll в регистр 15, . С учетом произведенной подготов15 . С учетом произведенной подготов второй этап также выполн етс  двуМЯ ТЯНТПТЗЫМИ ММПУПКГЯМИ OHonvIfllllMM МЯ тактовыми импульсами следующим образом. Первым тактовым импульсом и - переписываютс  из регистров 11, и llfj соответственно в регистры 13 и 135, а из регистра 11л, в регистр 13. Вторые операнды Формул поступают на сумматор через сДвигатель 14 соответственно из регистров 15 и 15 и блока 3. Вторым тактовым импульсом результат сумматоров 12 записываетс  соответственно в выходные регистры II.-HT,Перед выполнением второго этапа четчик b итерации и триггер / устаавливаютс  в- соответствующее полоение , выдава  управл ющие сигналы локам 8, 10 и 9. После исполнен;1  рассмотренных войных итераций в ответе получают регистре 11, значение функции rcsin Z/x; в регистре 11 - значеие косинуса угла; в регистре 11,начение синуса угла. Функци  arccos вычисл етс  аналоичным образом, в цел х экономии оборудовани  исходную координату вектора X целесообразно записать в регист 11, а У - -в регистр 11 . При таком расположении исходНЬх данных экономитс  дополнительна  св зь регистра 11 с 6ЛО1СОМ 10. Таким образом,, предлагаемый процессор обладает расширенными функци ональньоми во.зможност ми, позвол ет сэкономить оборудование и повысить производительность обработки информации , так как за врем  двух команд умножени  вычисл ютс  одновременно функции .arcsin(arccos), sin и cos. Формула изобретени  Векторный процессор, содержащий блок посто нной пам ти, блок синхро низации, счетчик итераций, триггер двойных итераций, блок формировани  сигналов сдвига, блок формировани  адреса, блок, формировани  знака опе рации, два блока обработки . линейно координаты, блок обработки угловой координаты, причем каждый блок обра ботки линейных координат содержит приемный регистр, выходной регистр, буферный регистр, сумматор-вычитатель , коммутатор сдвига, а блок обр ботки угловой координаты содержит приемный регистр, выходной регистр, буферный регистр, сумматор-вычитатель , первый выход блока синхронизации соединен с первым входом счет чика итераций и входом триггера двойных итераций, второй выход блока синхронизации соединен с первым входом блока формировани  знака опе рации, первыми входами приемных регистров и буферных регистров, тре тий выход блока синхронизации подключей к второму входу блока формировани  знака операции и первым входам выходных регистров, четвертый выход блока синхронизации подключен к первым входам блока формировани  сигналов сдвига и блока фор мировани  адреса, п тый выход блока синхронизации соединен с тре.тьим входом блока формировани  знака опе рации, четвертый, п тый, шестой и седьмой входы которого подключены соответственно к выходу приемного регистра блока обработки угловой ко ординаты, первым выходам выходных регистров блока обработки угловой координаты, первого и второго блоков обработки линейной координаты, первый выход триггера двойных итера ций подключен к вторым входам счет чика итераций и блока формировани  адреса, выход которого соединен с входом блока посто нной пам ти, второй выход Tpijrrepa двойных итераций соединен с восьмым входом блока формировани  знака операции и вторым входом блока формировани  сигналов сдвига, выход счетчика итераций соединен с третьими входами блока Формировани  адреса и блока формировани  сигналов сдвига, вtлkoд которого соединен с первыми входами коммутаторов сдвига первого и второго блоков обработки линейных координат, выход блока формировани  знака операции соединен с первыми входами сумматоров-вычитателей , в каждом из блоков обработки линейных координат выход коммутатора сдвига соединен с вторым входом сумматора-вычитател , третий вход которого подключен к выходу буферного регистра, выход сумматоравычитател  соединен с вторым входом выходного регистра, второй вход коммутатора сдвига подключен к выходу приемного регистра,второй выход выходного регистра каждого блока обрабЪтки -линейной координаты соединен с вторыми входами буферного регистра своего и приемного регистра другого блока обработки линейной координаты, в блоке обработки угловой координаты выход сумматора-вычитател  соединен с вторым входом выходного регистра, второй выход которого соединен с вторым входом буферного регистра, выход которого соединен с третьим входом сумматора-вычитател , отличающийс  тем, что, с целью повышени  производительности и расширени  класса оешаемых задач, в блок обработки угловой координаты введен коммутатор с двига, выход которого соединен с входом сумматора-вычитател  блока, первый и второй входы коммутаTqpa с пвига подключены соответственно к выходам блока формировани  сигналов сдвига и блока посто нной пам ти, третьи входы коммутаторов сдвига блоков обработки линейной координаты и блока обработки угловой координаты подключены соответственно к выходам буферных регистров этих блоков, а выход приемного регистра блока обработки угловой координаты соединен, кроме TorOj с четвертым входом коммутатора сдвига и третьим входом буферного регистра этого блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 445042, кл. G Об F 7/38, 1975.
2. 2.Авторское свидетельство СССР № 492880, кл. G Об F 15/34. 1975 (прототип).