SU1119009A1 - Цифровой функциональный преобразователь - Google Patents

Abstract

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий регистр, схему сравнени , блок пам ти и первый арифметический блок, состо щий из регистра, коммутатора и сумматоравычитател , выход которого соединен с информационным входом регистра первого арифметического блока, отличающийс  тем, что, с целью расширени  класса решаемых задач за счет возможности дополнительного вычислени  пр мых и обратных гиперболических функций, в него введены счетчик, элемент И, триггер, одноразр дный коммутатор и второй арифметический блок, причем вход установки начального адреса преобразовател  соединен с установочным входом счетчика, выхой которого соединен с адресным входом блока пам ти, вход установки преобразовател  соединен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнени , выход которой соединен с первым информационным входом одноразр дного коммутатора, выход и управл ющий вход которого соединены соответственно с информационным входом триггера и первым входом задани  режима преобразовател , подключенного к первому входу элемента И, второй вход которого соединен с тактовым входом преобразовател , счетным входом счетчика и тактовым входом триггера , выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнени  соединены соответственно с первым и вторым входами начальной установки преобразовател , причем в первом арифметическом блоке вход установки и вьгкод регистра соединены сооветственно с .третьим входом начальной установки преобразовател  и первым информационньгм -входом сумма тора-вычитател , второй информационный вход которого соединен с кА выходом блока пам ти, тактовый вход регистра первого арифметического CD блока соединен с выходом коммутатора, управл ющий вход,первый и второй информационные входы которого соедиCD нены соответственно с первым входом задани  режима преобразовател , тактовым входом преобразовател  и выходом триггера, подключенным к управл ющему входу сумматора-вычитател  первого арифметического блока, разр дный выход и выход знака которого соединены соответственно с выходом преобразовател  и вторым информационным входом одноразр дного коммутатора, второй арифметический блок содержит регистр, четыре-сдви

Description

гател , два сумматора по модулю два, два сумматора-вычитател  и блок делени , выход которого соединен с выходом преобразовател , информационным входом регистра преобразовател  и информационным входом регистра второго арифметического блока, установочный и тактовый входы которого соеди{1ены соответственно с первым входом начальной установки и тактовы входом преобразовател , выходы первого и второго сдвигателей соединены соответственно с первым и вторым информационныьто входами первого сумматора-вьп1итател , выход которого соединен с первым входом блока делени , второй вход которого соединен с выходом второго сумматора-вычитател  первый и второй информационные входы которого соединены с выходами соответственно третьего и четвертого сдвигателей, тактовые входы сдвигателей соединены с тактовым входом преобразовател , второй вход задани  режима преобразовател  соединен с первыми упрайл юпгими входами первого

и четвертого сдвигателей и первыми входами первого и второго сумматоров по модулю два, вторые входы которых соединены с выходом триггера, трети вход задани  режима преобразовател  соединен с вторыми управл ющими входами первого и четвертого сдвигателей , информационные входы второго и четвертого сдвигателей соединены с выходом регистра второго арифметического блока, вход обнулени  которого соединен с входом установки преобразовател  и входами установки в ноль сдвигателей и сумматоров по модулю два, четвертый и п тый входы задани  режима преобразогзател  соединены соответственно с первыми и вторьпчи управл ющими входами второго и третьего сдвигателей, информационные входы которых соединены с входом логической единицы преобразовател , выходы сумматоров по модулю два подключены к управл ющим входам соответствующих сумматоров-вычитателей второго арифметического блока .

Изобретение относитс  к области вычислительной техники и может быть применено в качестве спецпроцессора в комплексе с ЦВМ дл  оперативного вычислени  пр мых и обратных тригонометрических и гиперболических функций .

Известно устройство, содержащее сумматор-вычитатель, два суммирующих счетчика, группы элементов И, элементы ИЛИ и реверсивный счетчик, причем выходы первого суммирующего счетчика соединены с управл ющими входами элементов И второй группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с вторым входом сумматора-вычитател , а вход первого суммирующего счетчика соединен с входом устройства и первым входом сумматора-вычитател  L1

Недостатком известного устройства  вл ютс  ограниченные функциональные возможности: в устройстве не вычисл ютс  тригонометрические и гиперболические функции.

Наиболее близким к данному  вл етс  цифровой функциональный преобразователь , содержащий блок управлени , регистр, схему сравнени , блок пам ти и арифметический блок, содержащий четьфе регистра, коммутатор, блок умножени  и сумматор-вычитатель,

вход которого соединен с выходом

блока умножени , входы которого соединены с выходами коммутатора и пер- вого и второго регистров, тактовые входы которых соединены с первым

выходом блока управлени  и тактовым входом третьего регистра, выход сумматора-вычитател  соединен с входами первого, четвертого регистров и первым входом схемы сравнени , второй вход которой соединен с входом преобразовател , второй выход блока управлени  соединен с управл ющим входом коммутатора и сумматора-вычитател  и тактовыми входами третьего

и четвертого регистров арифметическоЭ1

го блока, выход регистра преобразовател  через блок пам ти соединен с информационным входом коммутатора, входы блока управлени  соединены с выходами сумматора-вычитател  и третьего регистра С U.

Недостатком известного преобразовател   вл етс  невозможность вычислени  пр мых и обратных гиперболических функций.

Цель изобретени  - расширение класса решаемых задач за счет возможности дополнительного вычислени  пр мых и обратных гиперболических функций.

Поставленна  цель достигаетс  тем что в цифровой функциональный преобразователь , содержащий регистр, схему сравнени , блок пам ти и первый арифметический блок, состо щий из регистра, коммутатора и сумматора-вычитател ,выход которого соединен с информационным входом регистра первого арифметического блока, дополнительно введены счетчик, элемент И, триггер, одноразр дный коммутатор и второй арифметический блок, причем вход установки начального адреса Преобразовател  соединен с установочйым входом счетчика, выход которого соединен с адресным входом блока пам ти , вход установки преобразовател  соединен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнени , выход которой соединен с первым информационным входом одноразр дного коммутатора, выход и управл ющий вход которого соединены соответственно с информационным входом триггера и первым входом задани  режима преобразовател , подключенного к первому входу элемента И, второй вход которого соединен с тактовым входом преобразовател , счетным входом счетчика и тактовым входом триггера, выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнени  соединены соответственно с первым и вторым входами начальной установки преобразовател , причем в первом арифметическом блоке вход установки и выход регистра соединены соответственно с третьим входом начальной установки преобразовател  и nepefjiM информационньм входом сумматора-вьгчитател , второй

90094

информационный вход которого соединён с выходом блока пам ти, тактовый вход регистра первого арифметическоtro блока соединен с выходом коммутатора , управл ющий вход, первый и

второй информапионные входы которого соединены соответственно с первьм входом задани  режима преобразовател ., тактовьтм входом преобразовател  и выходом триггера, подключенным к управл ющему входу сумматора-вычитател  первого .арифметического блока , разр дным выход и вькод знака которого соединены соответственно с

5 выходом преобразовател  и вторым, нформационньгм входом однора-зр дного коммутатора, второй арифметический блок содержит регистр, четыре сдвигател , два сумматора по модулю

Q два, два сумматора-вычитател  и блок делени , выход которого соединен с пыходом преобразовател , информадаоиным входом регистра преобразовател  и информационным входом регистра

5 второго арифметического блока, установочный и тактовый  ходы которого соединены соответственно с первым входом начальной установки и тактовым входом преобразовател , выходы первого и второго сдвигателей соединены соответственно с первым и вторым информационными Ьходами первого сумматора-кычитател , вьсход которого соединен с первым входом блока делени , второй вход которого соединен с выходом второго сумматора-вычитател , первый и второй информационные входь которого соединены с выходами соответственно третьего и четвертого сдвигателей, тактовые входы сдвигателей соединены с тактовым входом преобразовател , второй вход задани  режима преобразЬвател  соединен с первыми управл ющи- . ми входами первого и четвертого сдвигателей и первыми входами первого и второго сумматоров по модулю два, вторые входы которых соединены с выходом триггера, третий вход задани  режима преобразовател  соединен с вторыми управл ющими входами первого и четвертого сдвигателей, информационные входы второго и четвертого сдвигателей соединены с выходом регистра второго арифметического блока.

5 вход обнулени  которого соединен с входом установки преобразовател  и входами установки в ноль сдвигателей и сумматоров по модулю дна, четвер511190 тый и п тьй входы задани  режима преобразовател  соединены соответствен- но с первыми и вторыми управл ющими входами второго и третьего сдвигателей , информационные входы которых5 соединены с входом логической единицы преобразовател , выходы сумматоров по модулю два соединены с управл ющими входами соответствующих сумматоров-вычитателей второго арифметического блока. На фиг. 1 представлена блок-схема преобразовател , на фиг. 2 и 3 блок схема первого и второго арифметических блоков.5 Цифровой функциональный преобразователь содержит арифметические блоки 1 и 2, блок пам ти 3, счетчик 4, одноразр дный коммутатор 5, схему сравнени  6, регистр 7, элемент 8, 20 триггер 9, входы начальной установки 10-13, выходы 14,15, тактовый вход 16, входы задани  режима 17 21 , вход установки 22. Первый арифметический блок (фиг.2) содержит сумматор-вычитатель 23, регистр 24, коммутатор 25, входы 2629 . Второй арифметический блок (фиг.З) Содержит сумматоры-вычитатели 30 и 30 31, блок делени  32, регистр 33, сумматоры по модулю два 34 и 35, сдвигатели 36-39, входы 40-47. Преобразователь реализует за 12 тактов вычисление следующих функцио- 35 нальных зависимостей у -tsjo, Ы arct(j-y, X (, об c(, у , o(L c(rctli у, X ctfio, d -arc X. В основу построени  устройства40 положены следующие выражени . Вычисление функции , (Я реализуетс  по вьфажению у. t&-(bi. + ,, J ч1. 11 , ,представленному как ,..( / E 2-1(l- -V 2T, (21 i -, ,, f 1 при .О - (-)о -1 при d 0 , , i-i.().e(, , V,..-. (1 ;где V( 2- . Б° 1, ot( , с, , , у - tIJ-A , об - -д j 96 Обратна  (функци  ( X -   г ef о- Nf S эпредел етс  как ;, ( , (6) о 1 ( .l (i) -i i(. ,.. , 9) 2 Вычисление фцнкции х -tfic. « 2«rDtfi 2-реализуетс  по выраженйю х t (у +dc(..) , представпенному как (.( , (rij ,-г:., gUl.h при , 02) |v l г LоС г i / |5б аС 4о , i ,2,... п , (i3) Лос -aViti 2 , о, ° 1, х° thdoi. Обратна  функци  o rdrctbx(14) определ етс  как п ni р Ло 16 ° ,( i)3 ,., Г 1 Х. гп ,-(11 1 ,. ,, х-е( х( ,, х,, (17) 2---- 1 X i- 1 2 h (18) 1 - 1, г,... ,h . Ио; Вычисление функции у ctp-ct о х ,j . J (,тг- реализуетс  по вьфажению

у. ctg-Coi- + йоС.), записанному

1 как ,( iLyiH)2i.g(n)(24E( (in) 1 /о (.glM)(i-i) 4где у- c-t -ott ot, e 1: Обратна  функци  oL arcci определ етс  как ,|;;(M)EC in определ етс  как :.o cij i: при Ч , f -у yO у g-lilvjCi-Ii+a Вычисление функ1Д л 2d. , реализуетс X , ct ( Ы i-1 + /3 oi ; му как iM ,Ji- ) ,r (1 при() 4о(.. где flot-, «rcct 2 х е° 1. Обратна  функци  ot drccth X вычисл етс  как 01 oi-Ze.ci, гН J еСО --1

p(i-1) (-Я

- x° X

1

(36) 2 X + Работа преобразовател  происходит следующим образом. Дл  вычислени  пр мых функций на вход 17 подаетс  нулевой сигнал, дл  вычислени  лй)бой из функций , X tho(., у c-f-, X соответственно на входы 18-21 подаетс  единичный сигнал. Когда реализуетс  вычисление обратных функций, то на вход 17 подаетс  единичный СИР нал и при вычислении одной из функ- , ций o/. wrcig-y, ot cHrc-tb X, d tfrct y5 d crrctb X на входы 1821 подаетс :.единичньп1 сигнал. Режим вычислени  у . На входы 17-21 подаетс  нулевой сигнал, а на вход 18 - единичный. Благодар  этому второй вход одноразр дного коммутатора 5 соедин етс  с выходом, вход 29 соедин етс  с выходом в коммутаторе 25 первого арифметического блока 1, а второй арифметический блок 2 настраиваетс  на выполнение выражени  (2), при этом сдвигатели 36-39 реализуют следуюиц е операции: 36 трансформацию информации без изменени , 37 в каждом i-м такте операцию 2 , сдвигатель 38 выдает на выход единичный сигнал 1, сдвигатель 39 реализует сдвиг входной информации в каждом i-м такте на величину , а первьш 34 и второй 35 сумматоры по модулю два настраивают сумматоры-вычитатели 30 и 31 на сложение и вычитание соответственно. Далее в счетчик 4 заноситс  первьш адрес, по которому из блока пам ти 3 считываетс  °, которое поступает на вход первого арифметического блока 1, на другой вход которого подаётс  исходное значение d. с последующей записью в регистр 24. На вход 12 подаетс  у°, которое записываетс  в регистр 33. После этого в схеме протекает переходной процесс, по окончании которого на выходе знакового разр да выхода 14 по выражениш (2) образуетс  значение , поступающее на вход триггера 9, а на выходе 15 образуетс  первое приближенное значение у по выражению (2) ( 2). На тактовый вход 16 подаетс  им пульс, по переднему франту которого в триггер 9 записываетс  Е , пост пающее с его выхода на управл ющие входы 28 и 40 первого 1 и второго 2 арифметических блоков. Кроме того, в регистр 24 из выхода 1Д записывае с  значение вьтчисленное по выражению (А), а в счетчик 4 добавл етс  единица, благодар  чему из блока пам ти 3 по очередному адресу считываетс  след,ующее значение V , Кроме того, вычисл емое значение записываетс  в регистр 33 этого же блока. На этом заканчиваетс  первый такт работы, после чего в схеме снова протекает переходной процесс. Аналогично на каждом i-м такте на тактовый вход 16 подаетс  очередной импульс, по пер« днему фронту которого значение , вычисленное в первом арифметическом блоке 1 по выражени м (3), (4), записываетс  в триггер 9, значение , вычисленное во втором арифметическом блоке 2, записываетс  в регистр 33 этого же блока, значение , вычисленное по выражению (4) в первом арифметическом блоке 1, записываетс  в регистр 24 зтого же блока, а в счетчик 4 добавл етс  очередна  единица. благодар  чему новое значение из блока пам ти 3 поступает на вход первого арифметического блока 1. После реализации Ъ тактов на выходе 15 преобразовател  образуетс  по вы ражению (2) искомое значение у. Режим вычислени  х tboi. На вхо ды 17, 18, 20, 21 подаетс  нулевой сигнал, на вход 19 - единичньп сигнал , на входы 11 и 12 подаютс  исходные значени  (и записываютс  соответственно в регистры 24, 33 перв го 1 и второго 2 арифметических бло ков) об и X. Благодар  этому в первом арифметическом блоке 1 моделируютс  выражени  (12), (13), а во втором - выражение (11). Вычислительный процесс реализуетс  аналогично . Режим вычислени  у cig-o. На входы 17, 18, 19, 21 подаетс  нулевой сигнал, а на вход 20 - единичньш Первый 1 и второй 2 арифметические блоки реализуют выражени  (21), (22 и (20) соответственно. На входы 11 и 12 подаютс  (и записываютс  в регистры 24, 33) значени  oi и у. Вычислительный процесс реализуетс  аналогично вычислению функции у totji. I Режим вычислени  х На входы 17-21 подаютс  соответственно нулевые и единичный сигналы. На входы I1и 12 подаютс  (и записываютс  в регистры 24, 33) значени  о и х. Первый 1 и второй 2 арифметические блоки реализуют выражени  (31), (32) и (30) соответственно. Вычислительный процесс реализуетс  аналогично. Вычисление функции c(arctg-y. На вход 17 подаетс  еди(1ичный сигнал, благодар  которому вход 28 соедин етс  с выходом коммутатора 25. Подаетс  разрешение на элемент И 8 и управл ющие входы 28 и 40 подключаютс  через триггер 9, выход и первый вход одноразр дного коммутатора 5 к вькоду схемы сравнени  6. В счетчик 4 через вход 10 заноситс  адрес первого значени  f , на вход 11 подаетс  ноль, на вход 12 подаетс  и записываетс  в регистр 7 у, а на вход 13 подаетс  и хранитс  в течение всего цикла работы исходное значение у. После этого в схеме протекает переходной процесс. В первом 1и втором 2 арифметических блоках соответственно моделируетс  выражени  (6) и (9), а в схеме сравнени  6 - выражени  (7), (8). После окон-f чани  переходного процесса на выходе второго арифметического блока 2 образуетс  по выражению (9) значение у на выходе схемы сравнени  6 по выражению (7) значение . После этого на тактовый вход 16 подаетс  импульс, по переднему фронту которого значение записываетс  в регистр 7, значение ( записываетс  в триггер 9, а по заднему фронту значение с выхода блока пам ти записываетс  в регистр 24, На этом заканчиваетс  первый такт работы , после чего в устройстве снова протекает переходной процесс. После реализации 12 тактов на первом выходе 14 по выражению (6) образуетс  искомое значение о .Режим вычислени  о( х. На входы 17, 19 и 18, 20, 21 подаютс  единичные и нулевые сигналы. На входы 11-13 подаютс  соответственно D, х° и х. Первый 1 и второй 2арифметические блоки реализуют выражени  (15) и (18), а схема сравчt нени  6 - соответственно (16), (17), Далее вычислительный процесс реализуетс  аналогично вычислению функции Ы-cirtg-y, Режим вычислени  о wrci-t y. На входы 17, 20 и 18, 19, 21 подаютс  единичные и нулевые сигналы. На входы 11-13 - соответственно О, у, и у. Первый 1 и второй 2 арифметические блоки реализуют вьфажени  (24) и (27), Схема сравнени  6 реализует вьфажени  (25 и 26), Вычислительный процесс осуществл етс аналогично . Режим вычислени  oi circcib х, Еди ничные и нулевые сигналы подаютс  на входы 17, 21 и 18, 19, 20 соответственно . На входы 11-13 подаютс  значений О, х и х. Первый 1 и второй 2 арифметические блоки настраиваютс  на моделирование выраге Л

фиг. г 912 жений (34) (37), а в схеме сравнени  6 реализуютс  зависимости (35, 36) , Вычислительный процесс осуществл етс  аналогично. Длительность каждого такта в предлагаемом устройстве равна времени переходного процесса в схеме. Таким образом, люба  из рассмотренных функций может быть вьмислена за единицы микросекунд, В преобразователе управление вычислительным процессом состоит в подаче п импульсов на тактовьй вход устройства. Это способствует применению устройстра н качестве спецпроцессора в составе вычйслительньос систем дл  реали-зации вычислений в натуральном масштабе времени, например упрагшени  технологическими процессами или динамическими объектами в режиме их нормалг.ного функционировани  .

26

2

LU

23

I

L-EF

И

/7 5 97уг7

28

Claims (1)

1. ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий регистр, схему сравнения, блок памяти и первый арифметический блок, состоящий из регистра, коммутатора и сумматоравычитателя, выход которого соединен с информационным входом регистра первого арифметического блока, отличающийся тем, что, с целью расширения класса решаемых задач за счет возможности дополнительного вычисления прямых и обратных гиперболических функций, в него введены счетчик, элемент И, триггер, одноразрядный коммутатор и второй арифметический блок, причем вход установки начального адреса преобразователя соединен с установочным входом счетчика, выхой которого соединен с адресным входом блока памяти, вход установки преобразователя соединен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнения, выход которой соединен с пер вым информационным входом одноразряд ного коммутатора, выход и управляющий вход которого соединены соответственно с информационным входом триггера и первым входом задания режима преобразователя, подключенного к первому входу элемента И, второй вход которого соединен с тактовым входом преобразователя, счетным вхо дом счетчика и тактовым входом триггера, выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнения соединены соответственно с первым и вторым входами начальной установки преобразователя, причем в первом арифметическом блоке вход установки и выход регистра соединены сооветственно с .третьим входом начальной установки преобразователя и первым информационным -входом сумматора-вычитателя, второй информационный вход которого соединен с выходом блока памяти, тактовый в^од регистра первого арифметического блока соединен с выходом коммутатора, управляющий вход,первый и второй информационные входы которого соединены соответственно с первым входом задания режима преобразователя, тактовым входом преобразователя и выходом триггера, подключенным к управляющему входу сумматора-вычитателя первого арифметического блока, разрядный выход и выход знака кото- рого соединены соответственно с выходом преобразователя и вторым информационным входом одноразрядного коммутатора, второй арифметический блок содержит регистр, четыре-сдви гателя, два сумматора по модулю два, два сумматора-вычитателя и блок деления, выход которого соединен с выходом преобразователя, информационным входом регистра преобразователя и информационным входом регистра второго арифметического блока, установочный и тактовый входы которого соединены соответственно с первым входом начальной установки и тактовым входом преобразователя, выходы первого и второго сдвигателей соединены соответственно с первым и вторым информационными входами первого сумматора-вычитателя, выход которого соединен с первым входом блока деления, второй вход которого соединен с выходом второго сумматора-вычитателя, первый и второй информационные входы которого соединены с выходами соответственно третьего и четвертого сдвигателей, тактовые входы сдвигателей соединены с тактовым входом преобразователя, второй вход задания режима преобразователя соединен с первыми управляющими входами первого и четвертого сдвигателей и первыми входами первого и второго сумматоров по модулю два, вторые входы которых соединены с выходом триггера, третий вход задания режима преобразователя соединен с вторыми управляющими входами первого и четвертого сдвигателей, информационные входы второго и четвертого сдвигателей соединены с выходом регистра второго арифметического блока, вход обнуления которого соединен с входом установки преобразователя и входами установки в ноль сдвигателей и сумматоров по модулю два, четвертый и пятый входы задания режима преобразователя соединены соответственно с первыми и вторыми управляющими входами второго и третьего сдвигателей, информационные входы которых соединены с входом логической единицы преобразователя, выходы сумматоров по модулю два подключены к управляющим входам соответствующих сумматоров-вычитателей второго арифметического блока.