SU1405049A1 - Устройство дл суммировани двух чисел с плавающей зап той - Google Patents

Description

14

дом разрешени  эагоюи регистра состо ни  и с входом разрешени  записи регистра второго операнда, выход знака которого соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом второго элемента И, выход модул  мантиссы регистра первого операнда соединен с первыми информационными входами первого и второго блоков обмена выход модул  мантиссы регистра второго операнда соединен с вторыми информационными входами первого и второго блоков обмена, управл ющие входы которых соединены с управл ющим входом мультиплексора знака и выходом результата сравнени  пор дков операндов компар атора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с первым информационным входом мультиплексора знака и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которог соединен с вторым информационным входом мультиплексора знака и выходом второго элемента РАВНОЗНАЧНОСТЬ , выход мультиплексора знака соединен с первым входом третьего элемента РАВНОЗНАЧНОСТЬ , второй вход которого соединен с выходом переноса суммато- ра-вычитател , выход результата которого соединен с входом шифратора приоритета;, входом дешифратора нул  и информационным входом уменьшаемого блока вычитани , выход переноса которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом дешифратора нул , выход блока сдвига вправо на один разр д соединен с входом блока округлени , первьй, второй, третий, четвертый информационные входы мультиплексора модул  мантиссы соединены соответственно с выходами блока констан049

ты максимального модул  мант1 ссы, , блока округлени , блока сдвига влево и блока константы минимального модул  мантиссы, первый, второй, третий и четвертый информационные входы мультиплексора пор дка результата соединены соответственно с выходами блока константы минимального пор дка, блока константы максимального пор дка, выходом результата блока инкремента и выходом результата блока вычитани , выход элемента ЙСШМЧАЩЕЕ ИЛИ -сое- динен с входом признака операции сумматора- вычитател , первыми входами управлени  мультиплексора пор дка результата и мультиплексора модул  мантиссы, выход переполнени  блока инкремента соединен с вторыми входами управлени  мультиплексора пор дка результата и мультиплексора модул  мантиссы и первым информахщонным входом регистра состо ни , второй информационный вход которого соединен с третьими управл ющими входами мультиплексора пор дка результата и мультиплексора модул  мантиссы и выходом элемента ИЛИ, вход пор дка регистра результата соединен с выходом муль- тип-пексора пор дка результата, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом знака регистра результата , вход модул  мантиссы которого соединен с выходом мультиплексора модул  мантиссы, вход разрешени  вы- ,дачи результата устройства соединен с тактирующим входом регистра результата , выход которого соединен с выходом результата устройства, вход разрешени  выдачи состо ни  устройства соединен с тактирующим входом регистра состо ни , выход которого coe-i динен с выходом состо ни  устройства .

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин, а также в устройствах цифровой обработки сигналов, работающих в системе счислени  с плавающей зап той.

Цель изобретени  - увеличение быстродействи .

На фиг.1 представлена структурна  схема устройства дл  суммировани  двух чисел с плавающей зап той; на фиг.2 - схема первого (второго) элемента И.

Устройство дл  суммировани  двух чисел с плавающей зап той содержит вход 1 первого операнда, вход 2 второго операнда, вход 3 синхронизаи;ии записи первого операнда, вход 4 синхронизации записи второго операнда, вход 5 сигнала смены знака первого операнда, вход 6 сигнала смены знака второго операнда, регистры первого 7 и второго 8 операнда, первый 9 и второй 10 элементы И 9, первьй 11 и второй 12 элементы РАВНОЗНАЧНОСТЬ, компаратор 13, мультиплексор 14, первый 15 И второй 16 блоки обмена, блок 17 сдвига вправо; сумматор-вычитатель 18, элемент ИСКЛЮЧАМЦЕЕ ШШ 19, муль- типлейсор 20 знака, третий элемент РАВНОЗНАЧНОСТЬ 21, шифратор 22 приожим смены знака, в противном случ перва  схема совпадени  вырабатыв сигнал, переключающий элемент 11

. режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 12 и второ элемент И 10.

10 Выходные сигналы элементов 11 12 поступают на входы мультиплекс 20 знака и элемента ИСКЛЮЧАЮЦЕЕ ( 19, выходной сигнал которого пост пает на сумматор-вычитатель и опр

15 л ет вид операции (суммирование и вычитание), котора  производитс  модул ми мантисс. Пор дки операнд с соответствуюпщх выходов регистр первого 7 и второго 8 операнда по

ритета, блок 23 сдвига влево, блок 24 20 тулают на входы компаратора 13 и вычитани , дешифратор 25 нул , блок

26сдвига вправо на один разр д, блок

27инкремента, блок 28 округлени , блок 29 константы максимального модул  мантиссы, элемент ИЛИ 30, мудьти- 25 плексор 31 модул  мантиссы результата, блок 32 константы минимального модул 

мультиплексора 14. На первом выхо компаратора 13 получаетс  сигнал, определ емый тем, какой из пор дк больше, на втором выходе получает сигнал модул  разности пор дков, тупающий на упралл ющий вход блок 17 сдвига вправо и определ ющий ч ло разр дов, на которое производи сдвиг вправо при вьфавнивании пор ков.

мантиссы, блок 33 константы максимального пор дка, блок 34 константы минимального пор дка, мультиплексор 35 пор дка результата, регистр 36 ре- зультата и регистр 37 состо ни .

Первый (второй) элемент И (фиг.2) содержит RS-триггер, элемент НЕ, элемент ИЛИ, элемент ИЛИ-НЕ.

Устройство работает следующим образом .

При поступлении сигнала синхронизации на вход 4 в регистр второго операнда записываетс  второй операнд, поступающий на его второй вход. Синхронно с этим результат предыдущей операции записываетс  в регистр результата . На вход 3 сигнал подаетс  Либо синхронно с сигналом входа 4, либо несколько позже, либо вообще не подаетс  (когда первьй операнд не мен етс ). Сигнал входа 3 синхронизирует запись первого операнда в регистр первого операнда. При необходимости знак мантиссы операнда может быть изменен на противоположный. Дл  этого на входы 5 и 4 подаютс  соответственно сигнал смены знака первого операнда и сигнал смены знака второго операнда. При совпадении сигналов 3 и 5 первый элемент И 9 вырабатывает сигнал, переключающий первый элемент РАВНОЗНАЧНОСТЬ 11 в режим смены знака, в противном случае перва  схема совпадени  вырабатывает сигнал, переключающий элемент 11 в

режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 12 и второй элемент И 10.

Выходные сигналы элементов 11 и 12 поступают на входы мультиплексора 20 знака и элемента ИСКЛЮЧАЮЦЕЕ (1ПН 19, выходной сигнал которого поступает на сумматор-вычитатель и определ ет вид операции (суммирование или вычитание), котора  производитс  над модул ми мантисс. Пор дки операндов с соответствуюпщх выходов регистров первого 7 и второго 8 операнда пос0 тулают на входы компаратора 13 и

5

0

5

0

5

0

5

мультиплексора 14. На первом выходе компаратора 13 получаетс  сигнал, определ емый тем, какой из пор дков больше, на втором выходе получаетс  сигнал модул  разности пор дков, поступающий на упралл ющий вход блока 17 сдвига вправо и определ ющий число разр дов, на которое производитс  сдвиг вправо при вьфавнивании пор дков .

Первый выходной сигнал компаратора 13 поступает на управл ющие входы мультиплексора 14, первого 15 и второго 16 блоков обмена и мультиплексор знака. На входы блоков 15 и 16 обмена поступают модули мантисс с соответствующих выходов регистров 7 и 8. Второй блок 16 обмена выдает на своем выхода модуль мантиссы операнда с большим пор дком, который поступает на второй вход сумматора-вычитател . Первый блок 15 обмена пропускает на свой выход модуль мантиссы операнда с меньшим пор дком, мультиплексор 14 - больший из пор дков, а мультиплексор 20 знака - знак мантиссы опе- р анда с большим пор дком.

При равенстве пор дков блок 16 пропускает модуль мантиссы второго операнда, блок 15 - модуль мантиссы первого операнда, блок 14 - пор дка второго операнда, блок 20 - знак второго операнда. Выходной сигнал блока

16поступает на второй вход сумматора-вычитател  18, а вьосодной сигнал блока 15 поступает на первый вход сумматора-вычитател  18 через блок

17сдвига вправо, реализующий опера- ци1б выравнивани  пор дков, котора 

производитс  путем сдвига вправо модул  мантиссы операнда с меньшим пор дком на число разр дов, равное модулю разности пор дков,

Сумматор-вычнтатель 18 производит непосредственно суммирование или вычитание модулей мантисс операндов, Результат по вл етс  на его первом выходе в пр мом коде. Если произво- дитс  сложение, то дальнейшую обработку- выходного сигнала (поступающего с первого выхода) блока 18 производ т блоки 26 и 28. Бдок 26 сдвига вправо на один разр д осуществл ет нормализацию выходного сигнала блока 18 путем сдвига при необходимости вправо на один разр д, далее выходно сигнал блока 26 поступает на блок 28 где он округл етс  до количества раз р дов, определ емого форматом представлени  входных операндов и результата , и с его выхода поступает н второй информационный вход мультиплексора 31 модул  мантиссы результат

Кроме этого, блок 27 инкремента в случае осуществлени  сдвига в блоке 26 прибавл ет -единицу к пор дку, поступающему на его второй вход с выход мультиплексора 14. На втором выходе блока 27 получаетс  результирующий пор док, который поступает на третий информационный вход мультиплексора 3 пор дка результата. Если в блоке 27 инкремента происходит переполнение, то на его первом выходе по вл етс  сигнал, который поступает на вторые управл ющие входы мультиплексоров 35 и 31 и второй вход регистра 37 состо ни .

Если в сумматоре-вычитателе 18 производитс  вычитание, то дальней- щую обработку его выходного сигнала производ т блоки 22 и 23, а пор док результата вычисл ет блок 24 вычита- ни . Шифратор 22 приоритета определ ет число разр дов, на которое нужно сдвинуть влево модуль мантиссы, поступающий с первого выхода блока 18, чтобы произвести его нормализацию . Сигнал, соответствующий этому числу разр дов, поступает на первый вход блока 24 вычитани  и на первьй вход блока 23 сдвига влево. Блок 23 осуществл ет сдвиг модул  мантиссы влево, после чего его выходной сигна поступает на третий информационный вход мультиплексора 31.

5 0 5

о

5

0

5

Блок 24 вычитани  производит вычитание из пор дка, поступающего на его второй вход с выхода мультиплексора 14, выходного сигнала шифратора 22 приоритета, и результирующий сигнал с его выхода поступает на четвер- тьй информационный вход мультиплексора пор дка результата.

Мультиплексор 31 модул  мантиссы результата работает следующим образом . Если в блоке 18 производитс  сложение и в блоке 27 нет переполнени , то на его выход проходит выходной сигнал блока 28 округлени , если же в блоке 27 происходит переполнение , то на его выход проходит выходной сигнал блока 29, который соответствует максимально возможному модулю мантиссы.

Если в блоке 18 производитс  вьгаи- тание и в блоке 24 вычитани  не возникает сигнал переноса (поступающий с второго выхода блока 24 через элемент ИЛИ 30 на третий управл ющий вход мультиплексора 31), то на его выход проходит выходной сигнал блока 23, если же в.блоке 24 вычитани  возникает перенос (что означает что пор док стал меньше минимально возможного ) или дешифратор 25 нул  выработал сигнал, соответствующий нулевому модулю мантиссы, то на выход мультиплексора 31 проходит ВЬЕХОДНОЙ сигнал блока 32, который соответствует минимально возмоткному модулю мантиссы.

Мультиплексор 35 работает следующим образом. Если в блоке 18 производитс  сложение и в блоке 27 нет переполнени , то на его выход проходит выходной сигнал блока 27 инкремента , если же в блоке 27 переполнение , то на его выход проходит выходной сигнал блока 33, который соответствует максимально возможному пор дку . Если в блоке 18 производитс  вычитание и на выходе элемента ИЛИ 30, на выходы которого поступает выходной сигнал схемы анализа на нуль и сигнал переноса блока 24 вычитани , нет сигнала, сигнализирующего о выходе из нормального режима, то на выход мультиплексора 35 проходит выходной сигна-л блока 24 вычитани .

Если при вычитании в блоке 18 получаетс  нулевой модуль мантиссы, то выходной сигнал дешифратора 25 нул  через элемент ИЛИ 30 поступает н 

третий управл ющий вход мультиплексора 35 и обеспечивает прохо ;цение на его выход выходного сигнала блока 34, который соответствует минимально возможному пор дку. Этот же сиг- нал проходит на выход мультиплексора 35, если в блоке 24 вычитани  возникает сигнал переноса, который также через элемент ИЛИ 30 проходит на третий управл ющий вход мультиплексора 35.

Выходные сигнсйы мультиплексоров 35 и 31 поступают соответственно на входы пор дка результата и модул  мантиссы результата регистра 36 результата . Знак результата определ етс  сигналом мультиплексора 20, который через третий элемент РАВНОЗНАЧНОСТЬ 21 поступает на вход знака ре- зультата в регистре 36 результата. Элемент 21 пропускает сигнал со своего входа на выход без изменений, если при вычитании в сумматоре-вычи- тателе 18 не возник сигнал переноса, поступающий с второго выхода суммато ра-вычитател  18 на второй вход элемента 21. Если этот сигнал возникает (это говорит о том, что операнды имеют одинаковые пор дки и модуль мантиссы второго операнда оказьшаетс меньще модул  мантиссы первого операнда ), то третий элемент 21 мен ет свой входной сигнал на иротивополож- ньй, который поступает с его выхода на вход знака результата регистра 36 результата.

5 о

5

При по влении, синхросигнала на входе 4 результат операции записываетс  в регистр 36 результата. Дл  того, чтобы он по вилс  на выходе регистра 37 состо ни , необходимо подать на его первый вход сигнал раз-, решени , в противном сатучае выходы регистра 36 результата наход тс  в третьем состо нии. На 2-й и 3-й входы регистра 37 состо ни  поступают сигналы, св1едетельствзтощие о переполнении пор дка, исчезновении пор дка или нулевой мантиссы. Они по вл ютс  на его выходе при подаче на его первый.вход сигнала разрешени , в противном случае его выходы наход тс  3 третьем состо нии, Необходш 1о отметить , что синхронно производ тс  только записи в регистры операндов и регистр результата, остальные блоки работают в асинхронном режиме.

При конкретном выполнении все блоки стро тс  на основе традиционных регистров, триггеров, мультиплексоров , элементов логики и т.п. Наиболее целесообразным  вл етс  выполнение всего устройства в виде одной микросхемы . При отсутствии такой возможности предлагаемое устройство может быть выполнено на основе микросхем регистров, триггеров, мульт1шлексо- ров, элементов логики и т.п.

Блоки констант могут быть реализованы путем простого подсоединен.и  соответству о1Д1- Х разр дов к планам высокого и нулевого уровней.

Фиг. 2

Claims (1)

1. УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ ДВУХ ЧИСЕЛ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее регистры первого и второго операндов, компаратор, мультиплексор, первый и второй блоки обмена, блок сдвига вправо, сумматор-вычитатель, шифратор приоритета, блок инкреманта, блок сдвига влево, блок вычитания, блок округления, регистр состояния, . регистр результата, блок сдвига вправо на один разряд, причем информационные входы первого и второго операндов устройства соединены соответственно с информационными входами регистров первого и второго операндов, выходы порядков регистров первого и второго операндов соединены соответственно с первыми входами компаратора и мультиплексора и с вторыми входами компаратора и мультиплексора,! выход результата сравнения порядков операндов компаратора соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом блока инкремента, выход модуля разности порядков операндов компаратора соединен с управляющим входом блока сдвига вправо, информационный вход которого соединен с выходом первого блока обмена, выход блока сдвига вправо соединен с первым информационным входом сумматора-вычитателя, второй информационный вход которого соединен с выходом второго блока обмена, выход результата сумматора-вычитателя соединен с входом блока сдвига вправо на один разряд, выход выполнения операции сдвига блока сдвига вправо на один разряд соединен с счетным входом блока инкремента, выход шифратора приоритета соединен с входом вычитаемого блока вычитания и управляющим входом блока сдвига влево, отличающееся тем, что, с·целью увеличения быстродействия, в устройство введены первый и второй элементы И, первый, второй и третий элементы РАВНОЗНАЧНОСТЬ, мультиплексор знака, элемент ИСКЛЮ~ ЧАЮЩЕЕ ИЛИ, дешифратор нуля, элемент ИЛИ, блок константы максимального порядка, блок константы минимальногопорядка,блок константы максимального модуля мантиссы, блок константы минимального модуля мантиссы, мультиплексор порядка результата и мультиплексор модуля мантиссы, вход сигнала смены знака первого операнда устройства соединен с первым входом первого Элемента И, второй вход которого соединен с входом синхронизации записи первого операнда устройства и с входом разрешения записи регистра первого операнда, выход знака которого соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом первого элемента И, вход сигнала смены знака второго операнда устройства соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с входом синхронизации записи второго операнда устройства, вхоtv би)еон^ш ns дом разрешения записи регистра состояния и с входом разрешения записи регистра второго операнда, выход знака которого соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом второго элемента И, выход модуля мантиссы регистра первого операнда соединен с первыми информационными входами первого и второго блоков обмена, выход модуля мантиссы регистра второго операнда соединен с вторыми информационными входами первого и второго блоков обмена, управляющие входы которых соединены с управляющим входом мультиплексора знака и выходом результата сравнения порядков операндов компаратора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с первым информационным входом мультиплексора знака и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым информационным входом мультиплексора знака и выходом второго элемента РАВНОЗНАЧНОСТЬ,' выход мультиплексора знака соединен с первым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом переноса сумматора-вычитателя, выход результата которого соединен с входом шифратора приоритета, входом дешифратора нуля и информационным входом уменьшаемого блока вычитания, выход переноса которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом дешифратора нуля, выход блока сдвига вправо на один разряд соединен с входом блока округления, первый, второй, третий, четвертый информационные входы мультиплексора модуля мантиссы соединены соответственно с выходами блока констан ты максимального модуля мантиссы, , блока округления, блока сдвига влево и блока константы минимального модуля мантиссы, первый, второй, третий и четвертый информационные входы мультиплексора порядка результата соединены соответственно с выходами блока константы минимального порядка, блока константы максимального порядка, выходом результата блока инкремента и выходом результата блока вычитания, выход элемента 'ЙСТЦТЮЧАЮЩЕЕ ИЛИ -сое- динен с входом признака операции сумматора-вычитателя, первыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы, выход переполнения блока инкремента соединен с вторыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы и первым информационным входом регистра состояния, второй информационный вход которого соединен с третьими управляющими входами мультиплексора порядка результата и мультиплексора модуля мантиссы и выходом элемента ИЛИ, вход порядка регистра результата соединен с выходом мультиплексора порядка результата, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом знака регистра результата, вход модуля мантиссы которого соединен с выходом мультиплексора модуля мантиссы, вход разрешения выедали результата устройства соединен с тактирующим входом регистра результата, выход которого соединен с выходом результата устройства, вход разрешения выдачи состояния устройства соединен с тактирующим входом регистра состояния, выход которого соеЧ динен с выходом состояния устройства .