SU1113805A1 - Операционное устройство - Google Patents

Abstract

ОПЕРАВДОННОЕ УСТРОЙСТВО, содержащее 2п двухбитных (, 2,...) операционных блоков, входы кода операции которых объединены и  вл ютс  входами кода операции устройства, вход кода маски i-ro (,2, ..., 2n1 , 2n) двухбитного операционного блока  вл етс  i-м входом кода маски устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков  вл ютс  информационными входами устройства , информационные и адресные выходы 2п двухбитных операционных блоков  вл ютс  соответственно информационными и адресными выходами устройства , выход переноса к-го (к 2, 3, ..., 2п)двухбитного операционного блока соединен с входом переноса (к - 1)-го двухбитного операционного блока, вькод переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2п-го двухбитного операционного блока и  вл етс  выходом переноса и сдвига вправо устройства, вход переноса 2п-го двухбитного операционного блока объединен с входом сдзига вправо первого двухбитного операционного блока и  вл етс  входом переноса и сдвига вправо устройства , выход сдвига вправо га-го (, 2, ..., 2п - 1) двухбитного операционного блока соединен с входом сдвига вправо (т 1)-го двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, отличаю щ.еi с   тем, что, с целью повьппени  быстродействи , оно дополнительно (Л содержит мультиплексор, п триггеров, С две группы п элементов И и группу п элёметов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй информационные входы мультиплексора соединены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо устройства, Од 00 вькод мультиплексора соединен с информационным входом первого триггера, о входы синхронизации п триггеров соеел динены с входом синхронизации устройства , информационный вход L-ro (, 3n) триггера соединен с выходом сдвига вправо

Description

р-го элемента И второй группы, с первым информационным входом второй группы 2 р-го двухбнтного операционного блока и с вторым входом р-го элемента И первой группы, выход которого соединен с вторым информационным входом второй группы (2 р - 1)-тго двухбитного операционного блока, вход р-го элемента И второй группы соединен с вторым информационным входом второй группы 2 р-го двухбитного опе3805

рационного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второй группы подключены к одному из входов кода операции устройства , ох:тальные входы кода операции устройства подключены к управл ннцим входам мультиплексора, первый информационный вход второй группы (2 р - 1)-го двухбитного операционного блока подключен к шине нулевого потенциала .

Изобретение относитс  к вычислительной технике и может найти применение при построении быстродействующих контроллеров и универсальных ЭВМ высокого быстродействи . Известно операционное устройство микро-ЭВМ, которое содержит арифметико-логическое устройство и схему дес тичной коррекции tVBНедостаток такого операционного устройства - узкие функциональные возможности, так как в его системе команд нет операций двоично-дес тично арифметики. Данное устройство позвол  реализовать лишь команду дес тичной коррекции ДАЛ (дес тичное преобразование накапливающего регистра). Эта команда примен етс  дл  преобразовани  кода результата, получающегос  при двоичном суммировании двоичнодес тичных кодов чисел в двоичнодес тичный код (8-4-2-1), и выполн етс  в течение одного цикла за несколько тактов синхронизации: содержимое программного счетчика выдаетс  на группу шин адреса, и на rpjrnny информационных шин поступает информади  о состо нии; провер етс  наличие сигналов подтверждени  сое-: то ний: ОСТАНОВ, ГОТОВНОСТЬ и ЗАХВАТ ; код управлени  из пам ти поступает по группе информационных шин в регистр кода операции; выполнение операции: если значение четырех младших (четырех старших) разр дов накапливающего регистра больше дев ти или есть переьос из четвертого (восьмого) разр да, то число 6 прибавл етс  к четырем младшим (стар шим) разр дам накапливающего регистра . Таким образом, даже эта команда выполн етс  не за одни, а за четыре такта синхронизации. Данна  команда может быть использована при программной реализации алгоритма преобразовани  двоично-дес тичного кода числа в двоичный код. В то же врем  часто требуетс  производить деление на 2 двоично-дес тичного кода (например, при реализации алгоритма обратного преобразовани  двоичного кода числа в дводчно-дес тичный код) , что при использовании двоичного арифметико-логического устройства делает необходимой реализацию операции дес тичной коррекции при сдвиге вправо. Такими возможност ми рассматриваемое устройство не обладает. Из известных операционных устройств наиболее близким к за вл емому  вл етс  устройство, содержащее р д последовательно соединенных по цел м переноса и сдвига двухбитных операционных блоков, вход переноса и выход сдвига вправо младшего из которых соединены с входом сдвига вправо и выходом переноса старшего центрального процессорного элемента, выходы адреса двухбитных операционных блоков объединены шиной адреса, выходы данных - выходной шиной данных, входы данных - входной шиной данных, входы маски - входной шиной маски, первые, входы.управлени  и второй вход управлени  объединены первой и второй шинами управлени  соответственно , а входы синхронизации - шиной синхронизации {.2.

Данное устройство обеспечивает простой сдвиг вправо на один разр д с загрузкой либо 1, либо О в старший разр д накапливаюшего регистра за один такт синхронизации (в отличие о операционного устройства l).

Недостатком известного устройства  вл етс  отсутствие аппаратных средств дл  операций дес тичной коррекции при переносе (сложение двоично-дес тичных чисел, пр мое преобразование двоично-дес тичного числа в двоичное) и при сдвиге вправо (деление на 2 двоично-дес тичного числа, обратное преобразование двоичного числа в двоично-дес тичное), что значительно уменьшает быстродействие устройства при выполнении указанных операций.

Цель изобретени  - повышение быстродействи  устройства за счет реализации операций дес тичной коррекции при переносе и сдвиге вправо за один такт синхронизации.

Поставленна  цель достигаетс  тем что в операционное устройство, содержащее 2п двухбитных (п 1, 2, ...) операционных блоков, входы кода oneрадии которых объединены и  вл ютс  входами кода операции устройства, вход кода маски i-ro (, 2, ..,, 2n - 1, 2n) двухбитного операционног блока  вл етс  i-м входом кода маски устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков  вл ютс  информационными входами устройства, информационные и адресные выходы 2п двухбитньк операционных блоков  вл ютс  соответственно информационными и адресными выходами устройства, выход переноса к-го (, 3, ..., 2п двухбитного операционного блока соединен с входом переноса (к-1)-го двухбитного операционного блока, выход переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2п-го двухбитног операционного блока..и  вл етс  выходом переноса и сдвига вправо устройства , вход переноса 2п-го двухбитного операционного блока объединен с входом сдвига.вправо первого двухбит кого операционного блока и  вл етс  входом переноса и сдвига вправо устройства , выход сдвига вправо т-го ,

(, 2, .... 2п-1) двухбитного операционного блока соединен с входом сдвига вправо (га+О-го двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, введены мультиплексор , п- триггеров, две группы п элементов И и группу п элементов ИСКЛЮЧАЮЩЕ ИЛИ, причем первый и второй информационные входы мультиплексора соепи ены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо уст-, ройства, выход мультиплексора соединен с информационным входом первого триггера, входы синхронизации п триггеров соединены с входом синхронизации устройства, информационный вход L-ro (L 2, 3, ..., п) триггера соединен с выходом сдвига вправо (2L-2)го двухбитного операционного блока и с выходом переноса (2L-1)-го двухбитного операционного блока, информационный выход р-го (р 1, 2, ..., п) триггера соединен с первыми входами р-го элемента И первой группы и р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход которого соединен с первым входом р-го элемента И второй группы, с первьм информационным входом второй группы 2 р-го двухбитного операционного блока и с вторым входом р-го элемента И первой группы выход которого соединен с вторым информационным входом второй группы (2 р-1)-гО двухбитного операционного блока, выход р-го элемента И второй группы соединен с вторым информационным входом второй группы 2 р-го двухбитного операционного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второй группы подключены к одному из входов кода операции устройства, остальные входы кода операции устройства подключены к управл ющим входам мультиплексора , первый информационный вход второй группы (2р-1)-го двухбитного операционного блока подключен к шине нулевого потенциала.

На фиг. 1 представлена функциональна  схема предложенного устройства; на фиг. 2 - структурна  схема двухбитного операционного блока.

Устройство содержит двух:битные операционные блоки 1, вход 2 переноса и сдвига вправо, выход 3 переноса и сдвига вправо, адресные выходы 4, информационные выходы 5, первую группу б информационных входов, , входк 7 кода маски, входы 8 кода операции, вход 9 синхронизации, триг;геры 10, элементы И 11 и 12, элементы 13 ИСКЛЮЧАЩЕЕ ИЛИ, первый информационный вход 14 второй групп мультиплексор 15. Двухбитный операционный блок (см, фиг. 2) выполн ет арифметическ логические, регистровые функции. Да . ные от внеш их источников (тйКйх ка главна  пам ть, внешние устройства и так далее) поступают в блок 1 по одному из трех входов М М, d,Jo ,. Данные от блока 1 передаютс  |на внешние устройства по одному из двух выходов и D.D, Внутри блока 1 данные хран тс  в одЬом из 11 регистров сверхоперативного ЗУ (СОЗУ) , т или в накапливающем регистре АС. Данные от внешних устройств из регистров СОЗУ и Ас поступают в арифметико-логичес кое устройство (АЛУ) через, два внутренних мультиплексора А и В. Код операции F -F, декодируетс  дл  выборки функций АЛУ, выработки адреса СОЗУ и управлени  мультиплек сорами А и В,. Входы М, Mj предназначены дл  передачи данных из внешней главной пам ти. Данные входов , поступаю через внутренний мультиплексор А на вход АЛУ Входь dfl предназначены дп  передачи данных от внешних систем ввода-вывода. Данные с входов 3 0 поступают также на вход АЛУ, но через мультиплексор В, независим от входов М, Мд. Сигнал с выхода СОЗУ поступает через внутренний мультиплексор А на вход АЛУ, а с выхода АЛУ, в CBofo очередь, на вход СОЗУ. Накапливающий регистр АС служит дп  запоминани  результата операции АЛУ. Выход АС св зан через мульти . плексоры А и В с входом АЛУ; кроме ТОГС9, ВЫХОД АС подключен к выходном буферу (на 3 состо ни ) дл  вьщачи; на входы ,Обычно входы .используютс  дл  передачи данных во внешнюю главнзпо пам ть или на внешние устройства ввода-вывода при наличии сигнала разрешени  выдачи данных ЕД. Мультиплексоры А и В выбирают один из двух входов АЛУ в зависимос от кода операции на входах . На входы мультиплексора А подаютс  данные с , выход СОЗУ и АС, на входы мультиплексора В - данные с , АС и данные с . Данные на выбранном входе мультиплексора В всегда логически умножаютс  на содержимое соответствующего входа дл  обеспечени  гибкого маскировани  и возможности проверки разр дов. АЛУ способно выполнить арифметические и логические операции, включа  двоичное сложение в дополнительном коде, +1 и -1, поразр дное логическое сложение и умножение, поразр дное исключающее. ИЛИ-НЕ и поразр дное логическое дополнение. Результат операции АЛУ может бытьзапомнен в АС или в одном из регистров СОЗУ. Дл  выполнени  операции сдвига вправо выведены отдельные вход сдвига вправо (L) и выход сдвига вправо (R). Линии входа и выхода переноса (.Crj и С(,) предназначены дл  обеспечени  нормального распространени  последовательного переноса.Данные на выходы |Сди R поступают через два буфера (на 3 состо ни  каждый), причем разрешаетс  выдача -либо только на С , либо только на R,. Кроме того, стандартные выходы дл  схем ускоренного переноса X и У позвол ют получить ускоренный перенос дл  произвольной длины слова. Возможность маскировать входы АЛУ ПРИ помощи шины К К (5 значительно увеличивает универсальность АЛУ. При неарифметических операци х схемы переноса используютс  дл  получени  логической сборки (ifflH) всех разр дов слова с целью анализа на О результата Операции или одного из регистров . Входы используютс  также при арифметических операци х дл  маскировани  частей обрабатываемых операндов. Дополнительной функцией входов К КдЯвл етс  передача констант из микропрограммы в операционном блоке. Регистр РА и выходы используютс  дл  пересьшки адресов во в;1ешнюю главную пам ть. Регистр РА и выходы также могут быть использованы дл  выборки внешнего устройства при выполнении операции ввода-вывода. Выходы ускоренного переноса X, У в предлагаемом устройстве не используютс , а входы разрешени  адреса ЕА

и данных ЕД необходимо подключить к шине нулевого потенциала.

Операционное устройство работает следующим образом.

Двоичный код, подаваемьш по входам 8, задает.вид реализуемой за один такт синхронизации арифметико-логической операции и адрес пары операндоз , над которыт она производитс . В качестве операнда может выступать двоичный код, хранимый либо на внутренних регистрах накапливающего типа аккумул торе (Ас), Т - регистре (Т), либо во внутренних регистрах общего назначени  Rfl-Rg, или наход щийс  на входах 6, а также подаваемый на входы с учетом инверсности данных входов.

На входах двухбитных операционных блоков 1, составл ющих полубайт , возможны следующие 4 кодовые комбинации в зависимости от уровней сигналов на входе F и выходе соответствующего триггера 10 (см. табл.1)

Втабл. 1 учтена инверсность входов.

Код, наход щийс  на входах кода маски 7, с учетом инверсности  вл етс  третьим операндом, посто нно участвующим в любой операции, выполн емой предлагаемым устройством.

В то врем , как уровень сигнал на входе синхронизации 9 равен 1, происходит формирование кода результата операции и сигналов переноса или сдвига вправо в арифметико-логическом устройстве каждого операционного блока 1 , вход щего в полубайт, с вьщачей сигналов переноса или сдвига вправо на выходы С и R соответственно с учетом инверсности этих выходов, в зависимости от сигналов, поступающих на входы переноса С или сдвига вправо Lj.

По заднему фронту тактового импульса , поступающего на входы синхронизации блока 1, происходит запис кода результата операции на какиелибо внутренние регистры, либо общего назначени  , либо Ас и Т, либо в те и в другие, либо в регистр адреса, в зависимости от кода операции . Если уровень сигнала на входе Fg равен О, то запись может быть произведена либо в регистр общего назначени  с четным индексом, либо в Т. Если уровень сигнала на входе FJ равен 1, то запись производитс  в регистры с нечетными индексами или

в АС. Одновременно происходит фиксаци  Ьигналов переноса.или сдвига вправо, поступающих с выходов переноса блока 1 старших разр дов каждого полубайта и с выходов сдвига вправо блока 1 младших разр дов соседнего полубайта. В триггере 10 старшего полубайта фиксируетс  информаци ; выбираема  либо с входа 2, либо с выхода 3 с помощью мультиплексора 15 в зависимости от кода операции (см. табл. 2).

Код, наход щийс  на выходах 5 и 4, равен содержимому АС и внутреннего регистра адреса соответственно с точностью до инверсности информационньк выходов и адресных выходов каждого блока 1.

В табл. 3 и 4 приведены микропрограммы реализации соответственно двоично-дес тичного сложени  и делени  на 2 двоично-дес тичного числа, написанные на  зьпсе микроассемблера. В первом случае в АС находитс  одно из двух двоично-дес тичных адсел, второе - на информационньйГвходах первой группы 6, а во втором случае исходное двоичнр-дес  ичное число. Во всех случа х учтена инверсность входов и выходов, а п 8 (16 - разр дное операционное устройство микроЭВМ ) ..

Из табл. 3 следует, что двоично-

дес тичное суммирование выполн етс  за 6 тактов синхронизации вместо 11 тактов, необходимых известному .операционному устройству микро-ЭВМ (две команды: АДСМ - 2 цикла по 4 и 3 такта и ДАА - 1 цикл в 4 такта).

В табл. 5 и 6 Приведены микропрограммы реализации соответственно пр мого преобразовани  двоично-дес тичного числа в двоичное на основе двоично-дес тичного суммировани  (умножени  на 2 двоично-дес тичного числа) и обратного преобразовани  двоичного числа в двоично-дес тичное на основе делени  на 2 двоично-дес тичного числа. В обоих случа х исходные числа наход тс  Б регистре Т, инверсность входов и выходов учтена. Разр дность операционного устройства микро-ЭВМ равна 16.

Эффективность изобретени  заключаетс  в увеличении быстродействи  операционного устройства путем обеспечени  реализации дополнительных операций дес тичной коррекции при перенос и сдвиге вправо, выполн емых за один

9 1113805 «О

такт синхронизации. Это обусловлеШГ Выполнение за один такт операций

наличием специальных схем формирова-дес тичной коррекции при переносе и

ни  корректирующих кодов в зависи-сдвиге вправо обе печивает простую

мости от значений сигнала переноса -микропрограммную реализацию алгоритмов

сдвига вправо, полученных в предьщу-5 двоичнодес тичной арифметики (в ко е

МТактв при выполнении обычных двоич-8-4-2-1) без увеличени  формата

йых отрацйй суммировани  или сдвига.микрокоманды.

о

О

1 о 1

о 1 1

Входы 8

.

.ii..L...i...

О О О 11 Все остальные комбинации

00;ШР р ,. .

11LDI К - 1 ч- Cjf Т

,СОСМАтCj. GO , t- Т

11ALR , Т

Таблица1

1 о о 1

1 1 о 1

1 о 1 1

Таблица 2

Выход мультиплексора 15

Вход 2 Выход 3

Таблица 3

Уст. триггеров 1-2 В лог. 1

См. табл. 1 дл  FflQ 01 7 9.9.9.

6.6.6.

Фо рмиров. кода с избытком 6 -- АС

11 AMA M+AC+Cj- T

11 ЛЭЛ К + Т +

11 А1Адс К + Ас + Cj--Ac О ,. :о.с CLRp . , 00 INRj RQ+CJ.) 00 СЬАд .Сд, . О 11 LDI К - 1 + Cjj - Aj. О 00 емА , x 11 ALR AC ,Т 1 11 ADR Ap+T+Cj T

Дв.сумма с изб. 6 уст. триггеров 12

Дес. коррекци  при переносе Т, см. табл. 1

О

дл  F,

Дес. коррекци  при сдвиге вправо , . табл. 1 при FO 1 0 Очистка R Маркерна  . разр д «д Уст. триггеров 12 в лог. 0. См, табл. 1 дл  FoQ 10 12.l2.12. З.З.З. Код с изб., Т Дв. умнож. на 2 кода с изб. 3 Т Уст. триггеров 12 С, -2

11 AIA Кч-Т+Су- 00 ILRg , Aj. ADR|) A,. - R, IFL

Конец

00 SRA , ,

Т,- Re О

00 CLA ,

00 SRA

л ,. А. z

Ле  R

со

11 А1Ад К+АС+С|.. о

00 SRA

,,т,То,

C-RO т.

11 TZA,

СJ V Т -« СдТ

IFL

Конец

Продолжение табл.5

Дес. коррекци 

при переносе .

См. табл. 1 дл  ,

,

Дв. умнож. на 2

с .занесен. Z в мл. разр д RO

Переход по марк. 1

Искомое ДВ. число в R«

Маркер. 1 ст.: разр д Т

Запоминание мл. разр да числа (z)

Очистка

Дв. деление на

занесение z в ст. разр д AJ. Уст триггеров

Дес. коррекци  при сдвиге вправо

см. Табл. 1 при FO 1

Дв. деление на 2

Проверка Т на О и переход

О

1

Дв.-дес;число

в А.

«/

пг

f f f f

Т I T- 7

Bvxoifftot/ $g(pep

Выходной

, g

-, Sygjep

Claims (1)

1. ОПЕРАЦИОННОЕ УСТРОЙСТВО, содержащее 2п двухбитных (п=1, 2,...) операционных блоков, входы кода операции которых объединены и являются входами кода операции устройства, вхоп кода маски i-го (i=1,2, ..., 2n1, 2п) двухбитного операционного блока является i-м входом кода маски устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков являются информационными входами устройства, информационные и адресные выходы 2п двухбитных операционных блоков являются соответственно информационными и адресными выходами устройства, выход переноса к-го (к = 2, 3, .2п)·двухбитного операционного блока соединен' с входом переноса (к - 1)-го двухбитного операционного блока, выход переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2п-го двухбитного операционного блока и является выходом переноса и сдвига вправо устройства, вход переноса 2п-го двухбитного операционного блока объединен с входом сдвига вправо первого двухбитного операционного блока и является входом переноса и сдвига вправо устройства, выход сдвига вправо т-го (т=1, 2, ..., 2n - 1) двухбитного операционного блока соединен с входом сдвига вправо (т + 1)-го двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, отличаю щ е- _е ё с я тем, что, с целью повышения 15 быстродействия, оно дополнительно содержит мультиплексор, η триггеров, две группы п элементов И и группу η элёметов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй информационные входы мультиплексора соединены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо устройства, выход мультиплексора соединен с информационным входом первого триггера, входы синхронизации η триггеров соединены с входом синхронизации устройства, информационный вход L-го (L=2, 3.....η) триггера соединен с выходом сдвига вправо (2Б-2)-го двухбитного операционного блока и с выходом переноса (2L - 1)-го двухбитного oneрационного блока, информационный выход р-го (р = 1, 2, ..., п) триггера соединен с первыми входами р-го элемента И первой группы и р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход которого соединен с первым входом

   SU .„ 1113805 р-го элемента И второй группы, с первым информационным входом второй группы 2 р-го двухбитного операционного блока и с вторым входом р-го ( элемента И первой группы, выход которого соединен с вторым информационным входом второй группы (2 р - 1)тго двухбитного операционного блока, вход р-го элемента И второй группы соединен с вторым информационным входом второй группы 2 р-го двухбитного опе рационного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элемен тов И второй группы подключены к одному из входов кода операции устройства, остальные входы кода операции устройства подключены к управляющим входам мультиплексора, первый информационный вход второй группы (2 р - 1)-го двухбитного операционного блока подключен к шине нулевого потенциала.