SU1094031A1 - Квадратор - Google Patents

Abstract

КВАДРАТОР, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управлени , причем входы операндов сумматора соединены соответственно с выходами элементов И группы, вход сумматора соединен с выходом квадратора , отличающийс  тем, что, с целью повышени  быстродействи , в него введены регистр увеличени  числа , регистр уменьшени  числа, второй элемент И, причем информационные входы регистра увеличени  числа и регистра уменьшени  числа соединены соответственно с информационными входами устройства, выходы регистра увеличени  числа соединены с входами соответствующих элементов И группы, ,выходы регистра уменьшени  числа соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом элемента задержки и первым входом второго элемента И, второй вход которого соединен с выходом младшего разр да регистра уменьшени  числа, выход второго элемента И соединен с управл ющими входами элементов И группы, выход элем.ента задержки - со сдвигающим входом регистра увеличени  числа и регистра уменьшени  числа, блок управлени  содержит элемент И, элемент задержки, RS-триггер, элемент ИЛИ и генератор опорной частоты, причем выход элемента ИЛИ блока управлени  соединен с входом элемента задержки блока управлени  и с синхронизирующиКЛ ми входами сумматора, регистра уменьшени  числа и регистра увеличени  числа, квадратора, информационные входы которого соединены соответственно с входами элемента ИЛИ блока . управлени , выход элемента задержки блока управлени  соединен с информа 1 ,ионным входом RS-триггера блока упсо 4 равлени , пр мой выход RS-триггера блока управлени  соединен с первым входом элемента И блока управлени , второй вход элемента И блока управ:о лени  - с выходом генератора опорной частоты блока управлени , выход элемента И блока управлени  - с вторым входом первого элемента И устройства, выход элемента ИЛИ которого соединен с входом сброса RS-триггера блока управлени .

Description

Изобретение относитс  к вычислительной технике и может быть испольэовано в специализированных управл ющих или вычислительных цифровых машинах , а также в различных функциональных устройствах и цифровых измерител ;ных приборах, где операци  возведени в квадрат  вл етс  специфической. Известен цифровой квадратор, содержащий вычитающийсчетчик, две группы элементов И, сумматор, блок коррекции, два регистра 1. Недостатками устройства  вл ютс  сложность и низкое быстродействие. Наиболее близким к изобретению по технической сущности  вл етс  цифровой квадратор, содержащий группу элементов И, сумматор, элемент И элемент ИЛИ, элемент задержки, блок управлени , причем входы операндов сумматора соединены соответственно с выходами элементов И группы, выход сумматора - с выходом устройства f2. Недостатком известного устройства  вл етс  низкое быстродействие, обус лавливаемое неоптимальностью используемого арифметического р да. Цель изобретени  - повьшение быст родействи  устройства. Поставленна  цель достигаетс  тем что в квадратор, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управлени , причем входы операндов сумматора соединены соответственно с выходами элементов И группы, выход сумматора - с выходом устройства, введены регистр увеличени  числа, регистр уменьшени  числа, второй элемент И, причем информационные входы регистра увеличени  числа и регистра уменьшени  числа соединены соответственно с информационными входами устройства, выходы регистра увеличени  числа соединены с входами соответствующих элементов И группы, выходы регистра уменьшени  числа соединены с соответствующими входами элемента ИЛИ, выход которого соедииен с первым входом первого элемента И, выход которого соединен с вход элемента задержки и первым входом вт рого элемента И, второй вход которог . соединен с выходом младшего разр да регистра уменьшени  числа, выход вто рого элемента соединен с управл ющим входами элементов И группы, выход элемента задержки - со сдвигающим входом регистра увеличени  числа и регистра уменьшени  числа, блок управлени  содержит элемент ИЛИ, элемент задержки, RS-триггер, элемент И и генератор опорной частоты, причем выход элемента ИЛИ блока управлени  соединен с входом элемента задержки блока управлени  и с синхронизирующими входами сумматора, регистра уменьшени  числа и регистра увеличени  числа квадратора, информационные входы которого соединены соответственно с входами элемента ИЛИ блока управлени , выход элемента задержки блока управлени  соединен с информационньв) входом RS-триггера блока управлени , пр мой выход RS-триггера блока управлени  - с первым входом элемента И блока управлени , второй вход элемента И блока управлени  - с выходом генератора опорной частоты блока управлени , выход элемента И блока управлени  - с вторым входом первого элемента И устройства, выход элемента ИЛИ которого соединен с входом сброса RS-триггера блока управлени . На . 1 представлена структурна  схема квадратора; на фиг. 2 - структурна  схема блока управлени . Квадратор содержит регистр 1 увеличени  числа, группу элементов И 2, элемент ИЗ, элемент 4 задержки, элемент И 5, элемент ИЛИ 6, сумматор 7, блок 8 управлени , регистр 9 уменьшени  числа, информационный вход 10, выход t1. Блок 8 управлени  содержит элемент 12 задержки, RS-триггер 13, элемент И 14, генератор 15 опорной частоты, элемент ИЛИ 16. Блок управлени  работает следующим образом. При занесении числа N по информационному входу 10 сигнал с выхода элемента ИЛИ 16 поступает через первый выход блока 8 управлени  к элементам 1, 7 и 9, а также через линию 12 задержки взводит триггер 13, з результате открываетс  элемент И 14. , Импульсы опорной частоты с генератора 15 опорной частоты, через открытый элемент И 14 поступают на второй выход блока 8 управлени  к элементу И 3. Сигнал от элемента ИЛИ 6 поступает на второй вход блока управлени  и перебрасывает RS-триггер 13, уста- о навлива  блок 8 управлени  в исходное состо ние.

Устройство работает следующим образом .

При занесении очередного числа N, возводимого в квадрат, по информационному входу 10, его код поступает на информационные входы регистра 1 увеличени  числа и регистра 9 уменьшени  числа, а также вход блока 8 управлени . При этом на первом выходе блока 8 управлени  формируетс  импульс, который обнул ет сумматор 7 и обеспечивает запись (операнда) числа N в регистр 1 увеличени  числа и регистр 9 уменьшени  числа. С второго выхода блока 8 управлени  на вход первого элемента И 3 начинают поступать импульсы опорной частоты. Если в регистре 9 уменьшени  числа записано число N, то единица с выхода элемента ИЛИ 6 открывает элемент И 3 и импульсы опорной частоты через элемент И 3 поступают на вход линии 4 задержки и на первьй вход элемента И 5. В случае, если младший разр д записанного числа равен единице, то импульс с выхода элемента И 5 открывает группу элементов И 2, что обеспечивает запись операнда из регистра 1 увеличени  числа в сумматор 7, где происходит сложение его с содержимым сумматора 7. В то же врем  сигнал с выхода линии 4 задержки поступает на управл ющие входы регистров увеличени  числа и уменьшени  числа, тем самым происходит сдвиг содержимого регистра 1 увеличени  числа в сторону увеличени , а регистра 9 уменьшени  числа - в сторону уменьшени . В случае, если младший разр д числа N равен нулю, то запись

в сумматор 7 числа N не происходит, а сдвиг регистров осуществл етс  аналогично.

Работа квадратора заканчиваетс  при обнулении регистра 9 уменьшени  числа. При этом на выходе элемента ИЛИ 6 устанавливаетс  нулевой уровень , который закрывает элемент И 3. В сумматоре 7 находитс  квадрат числа N.

Квадрат числа N в квадрате вычисл етс  по р ду

Д b,. (1)

N2

Как известно, N в двоичной форме представл етс  в виде

« N а 2° + а, 2 + а 2 + ...+

(2)

2

а-. 2

+ а

i:0 К

О, если данна  дискрета не

где входит в сумму; 1, если данна  дискрета входит в сумму.

Т6 (п+1)Го ,

to

- период следовани  импульсов

где опорной частоты.

Таким образом, предлагаемый квадратор обеспечивает вычисление квадрата числа по сравнению с известным

35 7-г(т- Р быстрее (при условии совпадени  тактовой частоты), где N - значение числа возводимого

в квадрат;

п - номер старшего разр да двоич-, 40 ного представлени  числа.

Claims (1)

1. КВАДРАТОР, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управления, причем входы операндов сумматора соединены соответственно с выходами элементов И группы, вход сумматора соединен с выходом квадратора, отличающийся тем, что, с целью повышения быстродействия, в него введены регистр увеличения числа, регистр уменьшения числа, второй элемент И, причем информационные входы регистра увеличения числа и регистра уменьшения числа соединены соответственно с информационными входами устройства, выходы регистра увеличения числа соединены с входами соответствующих элементов И группы, ,выходы регистра уменьшения числа соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом элемента задержки и первым входом второго элемента И, второй вход которого соединен с выходом младшего разряда регистра уменьшения числа, выход второго элемента И соединен с управляющими входами элементов И группы, выход элемента задержки - со сдвигающим входом регистра увеличения числа и регистра уменьшения числа, блок управления содержит элемент И, элемент задержки, RS-триггер, элемент ИЛИ и генератор опорной частоты, причем выход элемента ИЛИ блока управления соединен с входом элемента задержки блока управления и с синхронизирующими входами сумматора, регистра уменьшения числа и регистра увеличения числа, квадратора, информационные · входы которого соединены соответственно с входами элемента ИЛИ блока управления, выход элемента задержки блока управления соединен с информационным входом RS-триггера блока управления, прямой выход RS-триггера блока управления соединен с первым входом элемента И блока управления, второй вход элемента И блока управления - с выходом генератора опорной частоты блока управления, выход элемента И блока управления - с вторым входом первого элемента И устройства, выход элемента ИЛИ которого соединен с входом сброса RS-триггера блока управления.