SU1251103A1 - Функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродей г- ствующих специализированных устройств и систем управлени  технологическими процессами. Целью изобретени  . вл етс  повышение быстродействи . Уст-- ройство содержит регистр аргумента, блок пам ти, сумматор, два суммато- ра-вычитател , два регистра сдвига, схему сравнени  и блок управлени . . Достижение поставленной цели обеспечиваетс  исключением операции умножени  . 1 3.п.ф-лы. 2 ил. ь ю bi

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано .при построении быстродействующих специализированных устройств и систем управлени  технологическими процессами.

Целью изобретени   вл етс  повьппе- ние быстродействи .

На фиг.1 представлена блок-схема функционального преобразовател ; на фиг.2 - блок-схема блока управлени .

Функциональный преобразователь содержит регистр 1 аргумента, блок 2 пам ти, сумматор 3, регистр 4 сдвига , сумматор-вычитатель 5, схему 6 сравнени , сз мматор-вычитатель 7, регистр 8 сдвига и блок 9 управлени .

Блок управлени  содержит формирователь 10 импульсов, элемент 11 задержки , элемент ИЛИ 12, триггер 13, элемент И 14, генератор I5 импульсов , элемент ИЛИ 16, регистр 17 сдвига , элементы И 18 и 19, элемент ИЛИ 20.

Устройство работает следующим образом .

Сигнал, определ ющий начало цикла вычислени , по входу Пуск поступает на формирователь 10 блока 9 управлени  . Формирователь IО вырабатывает- стандартный импульс, который поступает на первый выход блока 9 управлени  и обеспечивает обнуле- кие сумматоров-вычитателей 5 и 7, сумматора 3, также занесение начальных значений аргумента х в регистр 1 и приращени  аргумента Лх в регистр 8. Сигнал с выхода формировател  10, кроме того, задерживаетс  элементом 11 задержки на интервал времени, несколько превышающий длительность импульса , формируемого формирователем 10. Таким образом, импульс, по вл ющийс  на выходе элемента 11 задержки , обеспечивает взведение триггера 13 блока 9 управлени  в единичное состо ние, а также занесение выбираемых из блока 2 пам ти по адресу, определ емому старшими разр дами регистра 1 аргумента, значений функции у. и приращени  функции Д у,-, -У| соответственно в сумматор 3 И ре-

гистр 4. t

Импульс с выхода элемента 11 задержки поступает также через элемент ИЛИ 16 на вход регистра 17 блока 9 управлени , обеспечивай запись единицы в его младший разр д. Импульсы

511032

с выхода генератора 15 импульсов начинают поступать через открытый эле- . мент И 14 на вход регистра 17 сдвига, обеспечива  продвижение единицы по

5 всем его разр дам. В цел х исключени  возможных гонок импульсов с выходов элемента 11 задержки и генератора 15 импульсов выходы младших разр дов регистра- 17 сдвига не y4acTBiTOT

О в формировании серии управл ющих

сигналов. Первый из сигналов, форми руемый на первом выходе регистра 17 сдвига, поступает на вход схемы 6 сравнени , где сравниваетс  величиtS на .,. fM3 младщие разр дь регист- . ра 1 аргумента х - с содержимым сум- матора-вычитател  7. В случае равенства сравниваемых величин на первом выходе схемы 6 сравнени  кодов по

30 сигналу, поступающему на его строби- рующий вход, вырабатываетс  импульс, который поступает через элемент ИЛИ 12 на вход триггера 13, устанавлива  его в нулевое состо ние. Кроме

25 того, сигналом с первого выхода схемы 6 сравнени  кодов обеспечиваетс  подсуммироваиие к содержимому сумматора 3 результата, содержащегос  в первом сумматоре-вычитателе 5, т.е.

30 у у, + йУч Ча этом вычислени  заканчиваютс , а результат вычислени  значени  функции у снимаетс  с информационных выходов сумматора 3. В противном случае регистр 17 сдвига про35 должает работать и импульс, формируемый на его втором выходе, поступает на управл ющие входы регистров 4 и 8 сдвига, обеспечива  сдвиг содержимого этих регистров на один разр д

40 вправо, т.е. деление на 2.

Так как в рассматриваемом случае содержимое сумматора-вычитйтел  7 не равно величине Xj-, ,,-, , то на втором выходе схемы 6 сравнени  кодов

45 устанавливаетс  сигнал, принимающий два возможных значени  в зависимости от результата сравнени : сигнал высокого (единичного) уровн  соответствует случаю io,.. сигнал

5Q низкого (нулевого) уровн  соответствует случаю Х|-. т Хц.

L Wii f J

При этом устройство работает следующим образом.

Если Xj-g р,«х, то сигнал с вто- 55 рого выхода схемы 6 сравнени  открывает элемент И 19, на второй вход которого поступает импульс с третье-- го выхода регистра 17 сдвига. Сигнал

31251

с выхода элемента И 19 подаетс  на входы управлени  вьп нтанием су№1ато- ров-вычитателей 5 и 7, обеспечива  выполнение операции вычитани  из содержимого сумматоров-вычигателей со- j держимого первого и второго дополнительных регистров 4 и 8 сдвига, т.е.

ЛУм В случае, если Хг 7X.., то сигLQ .,. N

нал низкого уровн  с второго выхода схемы 6 сравнени  кодов открывает по инверсному входу элемент И 18 и сигнал с третьего выхода регистра 17 сдвига поступает через открытый элемент И 18 на вход -управлени  сложением сумматоров-вычитателей 5 и 7, обеспечива  выполнение операций суммировани . При этом в сумматорах-вы- читател х формируютс  результаты

X 11

ЛУ„ .

Импульсы, формируемые на выходе элементов И 18 и 19, поступают через элемент ИЛИ 20 на второй вход элемента ИЛИ 16 и затем на вход регистра 17 сдвига, обеспечива  запись единицы в его младший разр д.

Далее весь основной цикл вычислени  повтор етс  до получени  равенства XPQ «-,-) fj Причем минимально возможное приращение по оси со- ответствует шагу аргумента. Очевидно, что минимальное число таких циклов (г.) 5 определ етс  величиной шага таблицы .

Claims (2)

1. Функциональный преобразователь, содержащий сумматор, блок , . регистр аргумента и блок управлени  первый выход которого соединен с входом установки в О сумматора и входом синхронизации регистра аргумента, информационный вход и выход старших разр дов которого соединены соответ- ственно с входом аргумента преобразовател  и адресным входом блока пам  ти, выход старших разр дов которого соединен с первым информационным входом сумматора, вход синхронизации и выход которого соединены соответственно с вторым выходом блока управлени  и выходом преобразовател , о

j

fO

5

С

5

о

0

5 0 5

1034

л и ч а ю а и и с   тем, что, с целью повышени  быстродействи , в не го введены два регистра сдвига, два сумматора-вычитател  и схема сравнени , первый и второй информационные входы которой соединены соответственно с вьпсодом младших разр дов регистра аргумента и выходом первого сумматора-вычитател  , информационный вход которого соединен с выходом первого регистра сдвига, информационный вход которого соединен с входом приращени  аргумента преобразовател , выход младших разр дов блока пам ти соединен с информационным входом второго регистра сдвига, выход которого соединен с информационным входом второго сумматора-вычитател , выход которого соединен с вторым информационным входом сумматора, вход разрешени  считывани  которого соединен с выходом сигнала равенства схемы сравнени  и входом признака сумг-птро- вани  приращенных функцш блока управлени , вход признака продолжени  вычислени  которого соединен с выходом , сигнала неравенства схемы сравнени , вход стробировани . которой соединен с третьим выходом блока управлени , четвертьш выход которого соединен с входами сдвига первого и второго регистров сдвига, п тьш вьтход блока управлени  соедине: с входами управлением суммированием первого и второго cy шaтopoв-вычитaтeлeй, входы управлени  вычитанием которых соединены с шестым выходом блока управлени , первый выход которого соединен с входом С1Шхронизацни первого регистра сдвига и входами установки в о первого и второго сумматоров- вычитателей, второй выход блока управлени  соединен с входом синхронизации второго регистра сдвига, вход запуска блока управлени  соединен с входом запуска преобразовател .

2. Преобразователь по п. 1, о т - ,ti и ч а ю щ и и с   тем, что блок управлени  содержит формирователь импульсов , элемент задержки три элемента ИЛИ, генератор импульсов, три элемента И, триггер и регистр сдвига , причем вход запуска блока управлени  соединен с входом формировател  импульсов, выход которого соединен с первым выходом блока управлени  , первьш входом первого элемента ИЛИ и через элемент задержки соединен с вторым выходом блока управлени , входом установки в l триггера и первым входом второго элемента ИЛИ, выход которого соединен с входом разрешени  записи в младший разр д регистра сдвига, выходы с первого по третий которого соединены соответственно с третьим и четвертым выходами блока управлени  и пер выми входами первого и второго элементов И, выход генератора импульсов соединен с первым входом третьего элемента И, выход и второй вход которого соединены соответственно с входом сдвига регистра сдвига и выхдом триггера, вход установки в О

У

5

которого соединен с выходом первог о элемента ИЛИ, второй вход которого соединен с входом признака суммировани  приращени  функцииблока управлени  , вход признака продолжени  вычислений которого соединен с вторыми i входами первого и второго элементов И, причем второй вход первого элемента И выполнен инверсным, выходы пер- вого и второго элементов И соединены соответственно с п тым и шестым выходами блока управлени  и первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым входом второо элемента ИПИ,

4

А/

8

х

фиг. /

/JycH

10

75

12

0-.

Редактор И.Рыбченко

Составитель А.Зорин .Техред М.Ходанич

Заказ 4413/47 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.А/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

74.

2a

cpus.Z

Корректор М.Самборска