SU1183960A1

SU1183960A1 - Устройство для умножения

Info

Publication number: SU1183960A1
Application number: SU843723432A
Authority: SU
Inventors: Boris I Ruvinskij
Original assignee: Ruvinskij Boris
Priority date: 1984-04-09
Filing date: 1984-04-09
Publication date: 1985-10-07

Description

Изобретение относится к вычислительной технике и может быть применено при разработке различных вычислителей, например микрокалькуляторов, а также может быть использовано в дис- 5 кретной автоматике.

Цель изобретения - повышение быстродействия устройства.

На чертеже изображено предлагаемое устройство.

Устройство для умножения содержит вход 1 тактовых импульсов устройства, элементы И 2 - 6, регистр 7 множимого, элемент ИЛИ 8, регистр 9 частичных произведений, элемент 10 задержки^ счетчик 11, элемент НЕ 12, элемент 13 задержки, регистр 14 множителя, элемент НЕ 15, сумматор 16.

Устройство для умножения работает^!следующим образом.

Перед началом вычисления мантисса множимого находится в регистре 7, мантисса множителя - в регистре 14, а порядок результата - в счетчике 11. Порядок результата должен быть меньше п, где η - разрядность числовых регистров.

При поступлении первого тактирующего импульса на вход 1 сигнал 30

”Лог. 1" вырабатывается на выходе элемента И 4 или на выходе элемента И 2 в зависимости от значения младшего разряда регистра 14. В случае, если в младшем разделе регистра 14 35

не нулевая информация, то,на выходе элемента задержки 13 - сигнал "Лог.1", поступающий на второй вход элемента И 4, следовательно, на выходе элемента И 4 будет выработан сигнал 40 "Лог.1", поступающий на вход элемента И 6 и обеспечивающий передачу множимого из регистра 7 через элемент И 6 на второй вход сумматора 16.

С выхода сумматора 16 информация, по- 45 ступает в регистр 9, в результате чего в регистре 9 производится накопление частичных произведений. Одновременно с выполнением сложения на сумматоре 16 сигнал "Лог.1" с вы- 50 хода элемента И 4 поступает на суммирующий вход регистра 14, в результате из младшего разряда регистра 14 вычитается "1". Наличие элемента 13 задержки необходимо для сохранения 55 неизменного сигнала на выходах элементов П 2 - 4 во время изменения информации в младшем разряде регистра 14 в течение действия тактирующего импульса.

Если в младшем разряде регистра 14 нулевая информация, то сигнал "Лог.1" с выхода элемента НЕ 12 поступает на третий вход элемента И 2, на второй вход которого поступает сигнал "Лог. 1" с выхода элемента НЕ 15. На вход элемента НЕ 15 поступает сигнал с выхода элемента И 5, на котором выделяется значение счетчика 11, равное п, где η - разрядность чисел. До тех пор, пока содержимое счетчика 1 1 меньше п, на выходе элемента И 5 будет сигнал "Лог. 0", а на выходе элемента НЕ 15 - "Лог.1".

В результате поступления тактирующего иьтульса на вход элемента И 2 на его выходе вырабатывается сигнал "Лог. 1", поступающий на входы сдвига вправо регистра 9 и на вход сдвига вправо регистра 14 через элемент ИЛИ 8. Это обеспечивает сдвиг множителя в регистре 14 на один разряд вправо и сдвиг частичного произведения в регистре 9 также на один разряд вправо. Устрой·ство подготовлено для выполнения умножения на следующую цифру множителя.

Одновременно с выполнением сдвига вправо сигнал с выхода элемента И 2 поступает на вход элемента 10 задержки и далее на вход прибавления единицы (+1) к содержимому счетчика 11.

Таким образом, после выполнения умножения на очередную цифру множителя содержимое счетчика 11 будет увеличено на единицу.

Предлагаемые циклы умножения множимого, .содержащегося в регистре 7, на цифры множителя, содержащегося в регистре 14, выполняются до тех пор, пока в счетчике 11 не накопится величина, равная п. Когда в счетчике 11 находится величина, равная п, на выходе элемента И 5 вырабатывается сигнал "Лог. 1", поступающий на второй вход элемента ИЗ, а на выходе элемента НЕ 15 - сигнал "Лог. 0", поступающий на вход элемента И 2.

В результате этого, в последующих циклах умножения множимого на цифры множителя после обнуления очерёдной цифры множителя сигнал "Лог. 1" с выхода элемента НЕ 12

3

1183960

4

поступает на третий вход элемента И 3, на втором входе которого находится сигнал "Лог. 1", выработанный на выходе элемента И 5, как описано выше.

При поступлении тактирующего сигнала на вход 1 на выходе элемента И 3 вырабатывается сигнал "Лог.1", поступающий на вход сдвига регистра 7 и через элемент ИЛИ 8 - на вход сдвига вправо регистра 14.

Таким образом, перед выполнением умножения на следующую цифру множителя сдвигаются влево множимое и вправо множитель, а частичное произведение в регистре 9 остается на месте. Указанные циклы умножения множимого

5 на цифры множителя выполняются до (полного окончания умножения чисел, которое определяется по обнулению все- ι го регистра 14 множителя.. По окончании умножения в регистре 9 произведения

10 находится только дробная часть произведения множимого, находившегося в регистре 7, на множитель, находившийся в регистре 14,

Claims

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, регистр частичных произведений, первый элемент И и сумматор, первый вход которого соединен с выходом регистра частичных произведений, информационный вход которого соединен с выходом сумматора, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом младшего разряда регистра множимого, отличающееся тем, что, с целью повышения быстродействия, в него введены четыре элемента И, два элемента НЕ, элемент ИЛИ, два элемента задержки и счетчик, выходы разрядов которого соединены с входами второго элемента И, выход которого соединен

с первым входом третьего элемента И и входом первого элемента НЕ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с тактовым входом устройства, вторым входом третьего элемента И и первым входом пятого элемента И, второй вход которого соединен с выходом первого элемента задержки и входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И и третьим входом четвертого элемента И, выход которого соединен с входом вто- _срого элемента задержки, входом сдви- ® га регистра частичных произведений и первым входом элемента ИЛИ, второй вход которого соединен с входом сдвига регистра множимого и выходом третьего элемента' И, второй вход первого элемента И соединен с выходом пятого элемента И и информационным входом младшего разряда регистра множителя, выход которого соединен с входом первого элемента задержки, выход элемента ИЛИ соединен с входом сдвига регистра множителя, выход второго элемента задержки соединен со счетным входом счетчика.

5Ц ,1183980

>

183960