SU1275431A1

SU1275431A1 - Устройство дл умножени

Info

Publication number: SU1275431A1
Application number: SU843832155A
Authority: SU
Inventors: Сергей Станиславович Букатин
Original assignee: Предприятие П/Я А-3821
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1986-12-07

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано дл построени множительных устройств дл вычислительных средств с последовательной поразр дной обработкой операндов. Цель изобретени - повышение быстродействи . Быстродействие устройства повышаетс за счет предварительного анализа очередного разр да множител и вьщачи результата в соответствии с действительным значением этого разр да. Анализ осуществл етс на введенном коммутаторе, конъюнкци очередных разр дов множимого и множител управл ет вьщачей результ .ата на регистр результата. Операнды поступают в регистры множимого и множител , начина с младших разр дов . После формировани частных произведений элементами И группы первым сумматором осуществл етс формирование первого произведени без учета младшего частного произведени . Сформированное первое произведение поступает на введенный второй суммаi тор, который формирует второе произведение в предположении равенства (Л единице младшего частного произведени , действительное значение которого определ етс после занесени в регистр множител очередного разр да множител , и управл ет выдачей на регистр результата первого или второto ел го произведени . 1 ил. 4 СО

Description

Изобретение относитс к вычислительной технике и может быть использовано дл построени множительных устройств дл вычислительных средств с после; овательной поразр дной обработкой операндов.

Цель изобретени - повьшение быстродействи устройства.

На чертеже представлена структурна схема устройства дл умножени .

Устройство дл з множени содержит регистр 1 множимого, регистр 2 множител , группу элементов И 3, первый сумматор 4, второй сумматор 5, регистр 6 результата, первый вход 7 записи, информационный вход 8, второй вход 9 записи, адресные входы 10, вход 11 сброса, третий вход 12 записи, выход 13 результата вход 14 значени I и коммутатор 15,

Устройство работает следующим образом .

В младший разр д, предварительно обнуленного импульсом по входу 11 регистра , заноситс с входа 8 по импульсу на входе 9 младший разр д множимого . Номер разр да регистра множимого , в который производитс занесение , определ етс информацией на входах 10. Информаци с выхода регистра 1 поступает на входы элементов ИЗ. Затем в владший разр д регистра 2 заноситс с входа 8 по импульсу на входе 12 младший разр д множител . Информаци с выхода регистра 2 поступает на другие входы элемента ИЗ. Частные произведени с выходов элементов И 3 (кроме первого) поступают на входы первого разр да сумматора 4, который, таким образом, представл ет собой схему подсчета числа единиц. Выход первого элемента И 3 в пр мом и инверсном виде поступает на управл ющие входы коммутатора 15 .При равенстве его нулю на выходы коммутато- 45 вый

ра 15 передаетс содержимое выходов сумматора 4, а при равенстве единице передаетс содержимое сумматора 5 (увеличенное на единицу). После этого информаци с выходов коммутатора 15 записьшаетс по импульсу с входа 7 в регистр 6, на младшем выходе которого по вл етс младший разр д произведени , а на старших - переносы в следующие разр ды, поступающие на входы разр дов сумматора 4. Одновременно с записью в регистр 6 импульсом с входа 7 осзпцествл етс сдвиг содержимого регистра 2 на один разр д в сторону старших разр дов с занесением в младший разр д нул . Затем в следующий разр д регистра 1 заноситс следующий разр д множимого. С этого момента начинаетс вычисление очередного разр да произведени , причем в результате подготавливаютс два значени : одно в предположении равенства очередного разр да множител нулю, другое в предположении равенства его единице (соответственно сумматором 4 и сумматором 5).

Поступающий в регистр 2 (в младщий разр д) очередной разр д множител определ ет, какой из предварительно полученных результатов вл етс верным и передает его на выходе коммутатора 15 дл записи в регистр 6.

Claims

Формулаиз обретени

Устройство дл умножени , содержащее группу элементов И, первый сумматор , регистр множимого, регистр множител и регистр результата, выход младшего разр да которого соединен с выходом результата устройства, тактовый вход регистра результата соединен с первым входом записи устройства и входом сдвига регистра множител , выходы старших разр дов регистра результата соединены соответственно с входами соответствующих разр дов первого сумматора, входы первого разр да которого соединены с выходами элементов И группы, начина с второго, первые входы элементов И группы соединены с выходами соответствующих разр дов регистра множимого, информационный вход которого соединен с информационньм входом регистра множител и с информационным входом устройства, тактонен с вторым входом записи устройства , управл ющие входы разрешени записи регистра множимого соединены с адресными входами устройства, вход

50 сброса, устройства соединен с входом сброса регистра множимого и входом сброса регистра множител , тактовый вход которого соединен с третьим входом записи устройства, выходы разр 95 дов регистра множител соединены с вторыми входами соответствун цих элементов И грзп1пы, отличающ а ее тем, что, с целью повьш1евход регистра множимого соедини быстродействи , в него введены второй сумматор и коммутатор, управл ющие входы которого соединены с пр мым и инверсным выходами первого элемента И группы, входы второго сумматора соединены соответственно с выходами первого сумматора, вход

переноса второго сумматора соединен с входом значени 1 устройства, выходы первого и второго сумматоров подключены.к информационным входам коммутатора, выходы которого соединены соответственно с информационными входами регистра результата.