SU600554A1 - Матричное множительное устройство - Google Patents

Description

входу регистра сдвига, разр дные выходы которого подключены к соответствующим входам первого и второго коммутаторов, выход регистра сдвига подключен к входу блока управлени , третнй выход которого подключен к третьему управл ющему входу второго сумматор а.

На чертеже изображена схема устройства, содержащего регистр 1 первого сомножител , регистр 2 второго сомножител , коммутаторы 3, 4, регистр 5 сдвига, регистр 6 задержки, регистр 7 слов первого сомножител , регистр 8 слов второго сомножител , матрицы 9, 10 умножени , сумматоры 11, 12, блок 13 управлени .

Работа устройства заключаетс  в следующем .

Регистры 2 и 7 имеют по п двоичных разр дов , регистр 1-кп двоичных разр дов, а регистр 8 - п(к-1) разр дов. Регистр 6 задержки имеет п разр дов, а сдвигающий регистр 5-(к+1) разр дов. Сдвигающий сумматор 11 имеет 2кп двоичных разр дов, а сдвигающий сумматор 12 - 2п(к-1) разр дов . Коммутатор 3 имеет п информационных входов, к управл ющих входов и пк выходов. Коммутатор 4 имеет п информационных входов , (к-1) управл ющих входов и п(к-1) выходов. Множительна  матрица 9 имеет кп первых входов, п вторых входов и п(к+1) выходов. Множительна  матрица 10 имеет п(к-1) первых входов, п вторых входов и ПК выходов. Сдвигающие сумматоры 11 и 12 имеют цепи сдвига влево на п разр дов, а сдвигающий регистр 5 имеет цепь сдвига влево на 1 разр д.

В исходном состо нии в разр де (к+1) сдвигающего регистра 5 записана единица. Во всех остальных регистрах устройства записаны нули. При наличии единицы в разр де Цгде 1,2,...к) сдвигающего регистра 5 шины первого сомножител  подключаютс  к i-м п входам регистра 1 первого сомножител . Например, при первым п входам, при 1 2-ко вторым п входам, при 1 к-/с-м п входам регистра 1. При этом первыми считаютс  младщие п разр дов регистра 1, а /сми - старшие п разр дов регистра 1.

При наличии единицы в разр де i (где i-l, 2,...к-1) сдвигающего регистра 5 выходы регистра 6 задержки подключаютс  к i-м (где i-l, 2,...к-1) п входам регистра 8 второго сомножител . Регистр 6 задержки обеспечивает задержку слов на один цикл вычислений. К началу t-ro (где , 2...к) цикла /-ые (, 2...к) слова поступают на входы первого и второго сомножителей.

В первом такте блок 13 управлени  выдает сигнал на цепи сдвига сдвигающих сумматоров 11, 12 и сдвигающего регистра 5, а также на цепи установки в пулевое состо ние регистров 2 и 7. В регистры 2 и 7 записываетс  нуль, содержимое сдвигающих сумматоров 11 и 12 сдвигаетс  на п разр дов влево, а содержимое сдвигающего регистра 5 - на один разр д влево, в результате чего происходит перекоммутаци  в коммутаторах 3 и 4.

Во втором такте блок 13 управлени  выдает сигнал на цепи приема кода сдвигающих сумматоров 11, 12 и регистров 2 и 7. Происходит прием кодов в регистры 1 и 2, перемножение содержимого этих регистров на матрице 9 и сложение в сдвигающем сумматоре 11 результата умножени  с содержимым этого сумматора . Происходит прием кодов в регистры 7 и 8, перемножение содержимого этих регистров на матрице 10 и сложение в сдвигающем сумматоре 12 результата умножени  с содержимым этого сумматора. На этом заканчиваетс  один цикл вычислений.

Дл  вычислени  произведений необходимо выполнить к циклов. После выполнени  к циклов единичный сигнал с выхода регистра 7 поступает в блок 13 управлени . После этого

блок 13 управлени  выдает сигнал в цепь выдачи кода сдвигающего сумматора 12. В сдвигающем сумматоре 11 происходит сложение содержимого сдвигающих сумматоров И и 12. Результат умножени  будет находитьс  в

сдвигающем сумматоре 11.

Предлагаемое устройство может также производить умножение сомножителей с кратностью т, где . Дл  этого в исходном состо нии записываетс  единица в разр д

(т+) сдвигающего регистра 5.

Таким образом, введение дополнительных блоков позвол ет производить операцию умножени  в предлагаемом устройстве быстрее, чем в известном. Причем благодар  сокращению размерности матриц умножени  общие аппаратурные затраты не увеличиваютс .

Claims (2)

1. Формула изобретени 

   Матричное множительное устройство, содержащее два регистра сомножителей, две матрицы умнолсени , первые группы входов которых подключены к разр дным выходам соответствующих регистров сомножителей,

   блок управлени , входные шины первого и второго сомножителей, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены регистр слов первого сомножител , регистр слов второго сомножител , два коммутатора, регистр сдвига, два сумматора и регистр задерлски, причем входные шины первого сомножител  поразр дно подключены к соответствующим входам регистра слов первого сомножител  и первого коммутатора , разр дпые выходы которого подключены к разр дным входам регистра первого сомножител , втора  группа входов первой матрицы умножени  подключена к разр дным выходам регистра слов второго сомножител ,

   разр дные входы которого подключены к соответствующим шинам второго сомножител , выходы первой матрицы умножени  подключены к первой группе разр дных входов первого сумматора, втора  группа разр дных

   входов которого подключена к разр дным выходам второго сумматора, разр дные входы которого подключены к выходам второй матрицы умножени , разр дные входы регистра второго сомножител  подключены к соответствующим выходам второго коммутатора, входы которого подключены к соответствующим разр дным выходам регистра задержки, втора  группа входов второй матрицы умножени  подключена к соответствующим выходам регистра слов первого сомножител , первый управл ющий вход которого подключен к первым управл ющим входам второго сумматора , первого сумматора, регистра слов второго сомножител  и к первому выходу блока управлени , второй выход которого подключен к вторым управл ющим входам регистра

   слов второго сомножител , первого сумматора , регистра слов первого сомножител , второго сумматора и к первому управл ющему входу регистра сдвига, разр дные выходы которого подключены к соответствующим входам первого и второго коммутатора, выход регистра сдвига подключен к входу блока управлени , третий выход которого подключен к третьему управл ющему входу второго сумматора.

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР№ 169881, кл. G 06F 7/50, 1967.
2. 2. Карцев М. А. Арифметика цифровых машин . М., «Наука, 1969, с. 437-450.

   Шинд/ coffHo i/,