1 Изобретение относитс к вычислительной технике, в частности к микропроцессорным вычислительным системам . Известна микропроцессорна вычисл тельна система, содержаща блок арифметических операций, регистр результата, регистр состо ни , регистр микрокоманд, дешифратор, микрокоманд , блоки обмена информацией, блоки регистров назначени , блок формировани внутреннего рабочего цикла, блок автономного управлени асинхронным обменом, блок расширени разр дности с соответству ющими св з ми П . Недостатком этого устройства вл ютс падение быстродействи при расширении разр дности из-за необходимости формировани сигнала разрешени выдачи сформированных в блоке арифметических операций сигналов переноса и при выборе внутренних регистров дл считывани и записи информации , возникающее вследствие того, что времена выборки дл различных регистров не одинаковые, а врем на выборку, задаваемое блоком формировани внутреннего рабочего цикла, фиксировано. Кроме того, в этом устройстве неэффективно используютс микрокоманды дл задани режима его работы и отсутствует возможность обработки половины слова. Наиболее близким к изобретению по технической сущности вл етс уст ройство, содержащее регистр состо -. НИИ, блок регистров общего назначени , блок обмена информации, соединенные между собой двусторонними информационными св з ми и подключенные информационными выходами к информационному входу регистра результата , информационные .входы регистров состо ни и результата и блоков обмена информацией и регистров общего назначени соединены с выходом сдвигател , вход которого подключен к первому выходу блока арифметических и логических операций, второй выход которого соединен с входом регистра состо ний, выход которого через буферный регистр подключен к пер вому выходу устройства, управл ющий вход которого через регистр микрокоманд соединен с первым входом дешифратора микроопераций, выход которого ;Подключен к управл ющим входам регис 19 ра состо ний,сдвигател , блока арифметических и логических операций, блока формировани рабочего цикла, регистра результата, блока регистров общего назначени , блока обмена информацией , блока автономного управлени асинхронным обменом, блока расширени разр дности, буферного регистра , первый, второй и третий входы блока формировани pa6ot;ero цикла подключены соответственно к второму, третьему и четвертому входам дешифратора микроопераций, четвертый выход соединен с входом синхронизации регистра микрокоманд, п тый и шестой выходы подключены соответствен- но к первому и второму входам блока автономного управлени асинхронным обменом, седьмой выход соединен с вторым выходом устройства, а первый вход соединен с первым входом устройства, первый и второй выходы блока автономного управлени асинхронным обменом соединены соответственно с первым и вторым входами блока обмена информацией, третьи и четвертые входы - к третьему и четвертому выходам устройства, четвертый вход и п тый выход которого соединены соответственно с третьим входом и выходом блока обмена информацией , третий выход блока арифметических и логических операций соединен с первым входом блока расширени разр дности, второй и третий входы которого соединены соответственно с п тым и шестым входами устройства, а первый и второй выходы подключены соответственно к шестому и седьмому выходам устройства, а также регистр режима и коммутатор , выход которого подключен к первому входу блока арифметических и логических операций, вход коммутатора соединен с выходом регистра результата , информационные входы комм/татора , регистр реж1гма и блока формировани рабочего соединены с информационными выходами блоков обмена информацией, регистров общего назначени , регистра состо ни , сдвигател , управл ющк:е входы коммутатора и регистра режима подключены к выходу дешифратора микроопераций , п тый вход дешифратора микроопераций , четвертьй вход блока расширени разр дности и второй вход блока формировани рабочего цикла подключены к выходу регистра режи3 ма, третий выход блока расширени разр дности соединен с вторым входом блока арифметических и логических операций, п тый вход и четвертый выход подключены соответственно к седьмому входу и восьмому выхо ду устройства, управл ю чий выход блока арифметических и логических операций соединен с соответствую1191М управл гоп1им входом, блока расширени разр дности 2 1 , Недостатком устройства вл етс малое быстродействие. Цель изобретени -. повьш1ение быстродействи . Поставленна цель достигаетс тем, что устройство, содержащее регистр состо ний, блок регистров общего назначени , блок обмена информацией , регистр результата, сумматор коммутатор, блок синхронизации, пер вый буферный регистр, регистр микрокоманд , вход которого вл етс управл кивим входом устройства, а вых соединен с входом дешифратора микрокоманд , входы-выходы регистра результата , блока регистров общего на значени , блока обмена информацией соединены -Iере3 внутреннюю магистрал с первым информационным входом и выходом коммутатора и сумматора соот .ветственно, выход которого соединен с информационным входом регистр состо ний, второй информационный выход регистра результата соединен.с вторым информационным входом коммутатора , выход регистра состо ний сое динен с входом первого буферного регистра , выход которого вл етс выходом состо ний устройства, содержит регистр управл ющего кода, второй буферный регистр, первый информационный вход которого соединен с выходом коммутатора, а синхронизирующий вход - с выходом блока синхронизации , информационный вход регистра управл ющего кода соединен с выходом дешифратора микрокоманд, выход второ го буферного регистра соединен с вторым информационным входом сумматора , выход блока синхронизации соединен с управл ющим входом регистра управл ющего кода, управл ю1 е входы регистра состо ний, сумматора, второго буферного регистра, когФсутатора , регистра результата, €лока регистров общего назначени , блока синхронизации и блока обмена инфор94 нацией соединены с .выходом регистра управл ющего кода. На чертеже представлена блок-схема предлагаемого устройства. Схема содержит буферный регистр 1, регистр .2 состо ний, сумматор 3, второй буферный регистр 4, коммутатор 5, регистр 6 результата, блок 7 регистров общего назначени , .блок 8 обмена информацией, регистр 9 микрокоманд , дешифратор 10 микрокоманд, регистр I I управл клдего кода, блок 12синхронизации, внутреннюю магистраль 13, выход 14 состо 1шй, информационный вход-выход 15. В операци х над одним двоичным числом - операндом (инверси , дополнение, сдвиги и т.п./этот операнд поступает на первые информационные входы коммутатора 5 через внутреннюю магистраль 13устройства из регистра 6 результата , либо из регистра блока 7 регистров общего назначени , либо из блока 8 обмена информацией. В последнем случае операнд поступает а блок 8 обмена информацией через.вход-выход 15. В операци х над двум операндами (сложение, вычитание, логические операции и т.п.).первый операнд также поступает на первые информационные входы коммутатора 5, а в качестве второго операнда испсшьзуетс содержимое регистра 6 результата , которое поступает иа вторые информационные входы коммутатора 5, где происходит первичное преобразование операндов и на выходах коммутатора 5 поразр дно фор№1руютс значени функций соответствующих микроопераций. Так, например, при выполнении кикрокоманды сложени операндов А и В на выходах Р и G i-ro разр да коммутатора формируютс логическа сумма и произведение i-x разр дов операндов: . Информационные выходы комму татоа 5 поразр дно соединены с соотетствующими информационными вхоами регистра 4, в котором преобазованные операнды сохран ютс о врем фазы исполнени микрокоанды , позвол освободить внутеннюю магистраль 13 от операнда подготовить ее в это врем к заиси результата микрооперации. нформационные выходы ретстра 4 оразр дно подключены к информационным входам сумматора 3, в кото ром завершаетс с учетом переносов из младших разр дов обработка операндов и формируетс результат мик рооперации, выдaвae в lй на первые информационные выходы сумматора 3, поразр дно подключенные к внутрен1 ей магистрали 13,. В фазе записи результат микрооперации через двунаправленные выводы помещаетс в регистр 6 результата или в один из регистров блока 7 регистров общего назначени соответственно, либо через двунаправленные выводы выдаетс в блок 8 обмена информацией и далее через вход-выход 15 устройства в двунаправленную информационную шину данных микропроцессорной вычислительной системы. По результату выполнени .микрооперации в сумматоре 3 формирует с двоичный код признаков состо ни , в том числе признаки равенства результата нулю, переполнени разр дной сетки, знаковый и т.п. Признаки состо ни выдаютс Из сум матора 3 по его вторым информационным выходам в регистр 2 состо ни , а из последнего через блок 12 по вторым выводам устройства поступают на выход 14. 6fкpoкoмaнд ы, форк«руем 1е устройством микропрограммного управ9 лени (не показанJ, поступают в рё гистр 9 микрокоманд и, далее, на входы дешифратора 0 микрокоманд . Дешифрированна микрокоманда управл юиий код поступает на информационные входы регистра 1I управл ющего кода. Управл ющий код очередной микрокоманды хранитс в регистре II в течение фаз считывани , исполнени и записи, что позвол ет в это же врем принимать и дешифрировать следующую мкpoкoмaндy. О1нхронйзаци приема и выдачи информации в регистре -II управл ющего кода и регистре 4 осуществл етс сигналами . из блока 12 синхро-, низации. Введение регистра управл ющего кода и регистра коммутатора позвол ет сделать длительность цикла исполнени микрокоманды равной ,„+т,«/т.. . Длительность цикла известного устройства выражаетс следующей зависимостью ,,+T,,,+T,J+T,+T,, Отскща видно, что цикл предлагаемого устройства короче и, слеовательно , оно более быстро-, ействующее.