SU1156072A1 - Устройство управлени микропроцессором - Google Patents

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ МИКРОПРОЦЕССОРОМ , содержащее блок пам ти микрокоманд, регистр адреса, регистр микроопераций, мультиплексор логических условий, ко ммутатор, триггер пуска, генератор тактовых импульсов и первый элемент И, причем выход регистра адреса соединен с адресным входом блока пам ти микрокоманд, выход логических условий и выход микроопераций которого подключены соответственно ic адресному ёходу мультиплексора логических условий и информационному входу регистра микроопераций , вход установки, вход сброса и выход триггера пуска соединены соответственно с входом пуска устройства , .выходом конца работы регистра микроопераций и входом генератора тактовых импульсов, первый и второй выходы которого подключены к синхровходам соответственно регистра адреса и регистра микроопераций, первый вход первого элемента И соединен с вторым выходом генератора тактовых импульсов, первый и второй информационные входы и выход мультиплексора логических условий подключены соответственно к выходу модифицируемого разр да группы адресньк выходов блока пам ти микрокоманд, группе входов логических условий устройства и входу модифицируемого разр да первой группы информационных входов коммутатора, входы немодифицируемых разр дов первой группы информационных входов, информационные входы второй- группы и. управл ющий вход коммутатора соединены соответственно с выходами немодифицируемых разр дов группы адресных -выходов .блока пам ти микрокоманд, входом кода операции (Л устройства и выходом конца команды регистра микроопераций, группа выс: ходов которого  вл етс  группой выхог дов микроопераций устройства, о тличающеес  тем, что, с целью повьпиени  быстродействие/, оно содержит блок приемопередатчиков, мультиплексор старшего разр да числа, сд триггер знака, сумматор по модулю О5 два, второй элемент И и элемент О И-НЕ, первый и второй входы и выход .которого подключены соответственно tsD к входу переполнени  группы входов логических условий устройства, выходу сумматора по модулю два и первому информационному входу блока приемопередатчиков , первый, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым, .третьим и четвертым выходами руппы входов-выходов устройства, управл ющий вход, второй, третий и четвертый информационные входы блока приемопередатчиков подключены ссот

Description

ветственно к выходу управлени  обменом регистра м1.кроопераций, третьему выходу блока приемопередатчиков, выходу второго элемента И и выходу мультиплексора старшего разр да числа, первый, второй, третий и четвертый информационные входы и первый и второй адресные входы которого соединены соответственно с входом знака группы входов логических условий устройства, выходом триггера знака, третьим выходом блока приемопередатчиков , шиной нулевого потенциала устройства, первым и вторым адресными выходами регистра микроопераций первый и второй входы второго элемента И подключены соответственно

к четвертому выходу блока приемопередатчиков и выходу управлени  вьщачей мпади1его разр да результата регистра микроопераций, первый и второй входы и вькод сумматора по модулю два соединены соответственно со входом знака группы логических условий устройства, выходом триггера знака и выходом знака устройства, второй вход и выход первого элемента И подключены соответственно к выходу разрешени  записи знака регистра микроопераций и синхровхо; у триггера знака, информационный вход которого соединен с входом знака группы входов логических условий устройства.

Изобретение относитс  к вычислительной технике и может быть использовано при построении управл ющих устройств дл  операционных устройств ЭВМ и вычислительных систем, реали-зованных на основе микропроцессорных секций.

Цель изобретени  - повышение быстродействи  устройства и снижение объема блока пам ти микрокоманд путем обеспечени  непосредственного обмена информацией между внешними входами-выходами микропроцессоров.

На фиг. 1 приведена функциоиальна  схема устройства управлени  микропроцессором; на фаг. 2 - то же, блока приемопередатчиков; на фиг. 3 - пример схемы соединени  устройства управлени  и микрОпроцессора , содержащего п микропроцессорных секций типа 180АВС1; на фиг. А - функциональна  схема микропроцессорной секции типа 1804ВС1; на фиг. 5 и 6 - схемы алгоритмов вьтопнбни  операций сдвига числа влево и делени  соответственно.

Устройство управлени  микропроцессором (фиг. 1) содержит блок 1 пам ти микрокоманд, регистр 2 адреса регистр 3 микроопераций, блок 4 приемопередатчиков, мультиплексор 5 логических условий, мультиплексор 6 старшего разр да числа, коммутатор

7, генератор 8 тактовых импульсов, триггер 9 пуска, триггер 10 знака, . сумматор 11 по модулю два, первьй :И второй элементы И 12 и 13, элемент И-НЕ 14, группы входов 15 и 16 логических условий и кода операции, вход 17 пуска устройства, группу выходов 18 микроопераций, первый четвертый входы-выходы 19-22 устройства , группу 23 выходов адреса блока 1 и выходы 24 и 25 кода логических условий и микроопераций блока 1, выход 26 управлени  обменом, первый и второй адресные выходы 27 и 28, вькод 29 конца работы, выход 30 конца команды, выход 31 разрешени  записи знака, выход 32 управлени  вьдачей младшего разр да результата группы выходов 18 регистра 3 микроопераций , первый, третий и четвёртый информационные входы 33, 34 и 35 блока 4, информационный вход 36 мультиплексора 5 логических условий, второй и четвертый информационные входы 37 и 38 мультиплексора 6 старшего разр да числа, первый и второй выходы 39.1 и 39.2 генератора 8 тактовых импульсов, входы 40 и 41 знака переполнени  группы входов 15 логических условий устройства.

Блок 4 -приемопередатчиков (фиг. 2 содержит первый, второй, третий и четвертый магистральные элементы 42-45 и элемент НЕ 46..

Схема на фиг. 3 содержит устройство 47 управлени  микропроцессором секции 48.1-48 .г микропроцессора, вход 49 адресации регистров секций, вход выход 50 данных.

Кажда  секци  48 (фиг. 4) содержит арифметико-логический блок 51, блок 52 дешифраторов микроопераций, блок 53 регистров общего назначени  вспомогательный регистр 54, коммутатор 55, первый и второй мультиплексоры 56 и 57, блок 58 магистралных элементов, входы-выходы 59 и 60 младшег 1) и старшего разр дов вспомотательного регистра 54. Кроме того, секци  48.1 имеет выход 63 логических условий (знака и т.п.).

Рассмотрим функционирование устройства на примере взаимодействи  его с микропроцессором, выполненным на секци х типа 1804ВС1. В качестве примера рассмотрим выполнение операций сдвига и делени , что по сн ет сущность изобретени .

В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии, на выходе 30 регистра 3 присутствует единичный сигнал, разрешающий запись в регистр 2 кода операции с входа 16 устройства . По сигналу пуска с входа 17 (фиг. 1) триггер 9 включает генератор 8. По первому тактовому импульсу в регистр 2 с входа 16 через коммутатор 7 записываетс  код реализуемой операции, который определ ет адрес первой микрокоманды соответствующей микропрограммы. С выходов 23, 24 и 25 блока 1 считываетс  адрес следующей микрокоманды, код провер емых.логических условий и микрооперации управлени  соответственно . По второму тактовому импульсу с выхода 39.2 генератора 8 код микроопераций записываетс  в регистр 3 и выдаетс  на управл емые узлы Свыходов 18 и 26-32. При этом сигнал на выходе 29 по вл етс  только в конце работы устройства, на выходе 30 вьдаетс  нулевой сигнал во всех микрокомандах микропрограммы , кроме последней, oпpeдeJГ юiцeй переход к вьтолнению очередной операции , код которой поступает с входа 16. Далее работа устройства по формированию очередной микрокоманды аналогична работе известного устройства .

Рассмотрим управление выполнением операции сдвига чисел влево. Сдвигаемое число хранитс  в одноименных регистрах блока 53 секций 48.1-48.Л микропроцессора. Знак числа, подлежащего сдвигу, с выхода 63 секции 48.1 поступает на входы 15 и 40 устройства по микрооперации с выхода 31 регистра 3 и записываетс 

по второму тактовому импульсу в триггер 10. Запоминание иртинного знака числа необходимо дл  приформировани  его к результату сдвига по окончании выполнени  операции.

После этого выполн етс  микрокоманда , по которой осуществл етс  сдвиг числа на один разр д влево с записью нул  на место младшего разр да результата. Значение сигнала

на входе 40 после выполнени  первого зтапа операции сдвига определ етс  старшей значащей цифрой мантиссы числа. При сдвиге влево необходимо в младший разр д результата

(сдвигаемого числа) записывать

нуль. Поэтому элемент 13 поддерживаетс  в нулевом состо нии, что обеспечивает передачу нулевого сигнала с выхода 34 через элемент 44,

вход-выход 21 на.вход 59 секции 48.п микропроцессора. На выходе 26 сигнал отсутствует, поэтому элемент 44 открыт при выполнении описанных действий. На втором этапе

выполнени  сдвига, который повтор етс  N раз (N - число разр дов, на которое происходит сдвиг), считываетс  тот же код операции, что и на предыдущем этапе (с выхода р.егистра 3). При этом при каждом

повторе данного этапа выполн етс  сдвиг числа на один разр д влево с записью нул  в млад1шй разр д результата аналогично тому, как

это бьио описано. Сумматор 11 по

модулю два осуществл ет сравнение истинного знака числа, которьй хранитс  в триггере 10, н знака промежуточного результата сдпига, определ емого старшим разр дом очередного значени  мантиссы числа с выхода 63 секции 48.1 микропроцессора , которое поступает на иход 40 устройства. В данном случае сигнал,

вырабатываемый на выходе сумматора 11 и поступающий на выход устройства , сигнализирует о переполнении разр дной сетки.

Счет числа повторений второго этапа операции сдвига осуществл етс центральным блоком управлени  вычислительной системы, который после выполнени  N повторений второго этапа сдвига вьщает соответствующий сигнал логического услови  на вход А1 разр да группы выходов 15 устройства. Это условие предопредел ет переход микропрограммы, вьшолн емой устройством, к третьему этап сдвига.

На третьем этапе по соответствующей микрокоманде осуществл етс  сдвиг числа вправо на один разр д. Это необходимо дл  приформировани  истинного знака числа, который был запомнен на первом этапе. При выполнении указанной микрокоманды в знаковый разр д результата выполнени  операции сдвига записываетс  содержимое триггера 10. Дп  этого по соответствующим микроопераци м с выходов 27 и 28 мультиплексор 6 настраиваетс  на передачу на выход 35 сигнала с выхода триггера 10. Микроопераци  с выхода 26 открывает элемент 45, с выхода которого через вькод 22 сигнал поступает на вход 60 секции 48.1 микропроцессора и далее в старший разр д числа, хран щегос  в заданном регистре блока 53 соответствующей секции 48 .1-48. tv. В результате выполнени  описанных действий получаетс  истинный результат сдвига числа на заданное число разр дов.

При выполнении операции умножени  микропрограмма состоит из последовательного повторени  сум1мировани частичного произведени  и множимого и сдвига результата на один разр д вправо. При этом знак множимого хран щийс  в триггере 10, записываетс  в знаковый разр д результата аналогично описанному.

При вьшолнении операции делени  реализуетс  п ть условных этапов. На первом этапе по соответствующей микрокоманде происходит сложение по модулю два делимого и делител  дл  получени  знака результата, равного сумме по модулю два знаков делимого и делител . На втором этапе делени  по соответствз тощей микропрограмме осуществл етс  передача делител  на выход блока 51 дл  запоминани  знака делител  в

триггере 10 аналогично тому, как быпо описано. Знак поступает в триггер 10 по цепи выход 63 секции 48.1, вход 15, вход 50 и записываетс  по сигналу микрооперации с выхода 31.

На третьем этапе делени  получаетс  очередна  цифра частного, котора  записываетс  в младший разр д регистра 54 секций 48.1-48.h со сдвигом влево на один разр д. Причем очередна  цифра частного равна единице, если равны знак делител , хранйпщйс  в триггере 10, и знак результата , поступающий с выхода 63 секции 48.1 на вход 40 устройства,. Равенство знаков провер етс  с помощью сумматора 11 и в данном случае сигнал на выходе сумматора.11 не

0 воспринимаетс  как переполнение разр дной сетки. При этом сигнал на входе 41 присутствует, поскольку на этот вход подаетс  логическое условие от центрального блока уп5 равлени  вычислительной системы, равное инверсному значению переполнени  счетчика Циклов повторений третьего этапа делени . Этот счетчик находитс  в центральном блоке управлени  системы и его настройка

0 на дополнение числа (N-1) повторений (N-разр дность делител ) третьего этапа делени  до максимальной емкости счетчика осуществл етс  программным путем. Сигнал с выхода

5 33 элемента 14 через элемент 42, открытьй выходным сигналом элемента 46, через выход 19 поступает на вход 61 секции 48.г микропроцессора .

0

При последующих повторени х операций третьего этапа вычислительный процесс может идти по двум .ветв м в зависимости от значени  младшего разр да регистра 54, поступающего

5 с выхода 61 секции 48.п на вход 15 и далее на мультиплексор 5. В случае единичного значени  этого услови  выполн етс  операци  сложени  со сдвигом на один разр д вле0 во без подачи сигнала микрооперации входного переноса с вькгда 18 в микропроцессор. Если это условие равно нулю, то выполн етс  -мик5 рокоманда, по которой происходит вычитание со сдвигом на один разр д.

На четвертом этапе истинный знак результата, записанный в один из 7 регистров блока 53 при вьтолнении первого этапа микропрограммы делени , переписываетс  в триггер 10. На п том этапе выполнени  делени  считываетс  микрокоманда, осуществл юща  пересыпку результата из регистра 54 секций 48.1-48.л в соответствующие регистры блоков 5.3 этих же секций, причем сигнал знака, передаваемого из регистра 54 частного через выход 63, вход 15 и вход 40, поступает на вход сумматора 11 и при неравенстве данного сигнала и сигнала истинного знака, хран  2 щегос  в триггере 10, с выхода сумматора 11 на выход устропства выдаетс  сигнал, который в данном случае воспринимаетс  как переполнение разр дной сетки. На этом выполнение операции делени  завершаетс . Таким образом, предлагаемое устройство позвол ет осуществит непосредственное формирование ригналов состо ний входов-выходов чисел микропроцессора и тем самым уменьшить объем микропрогра м згправлени  данными операци ми, а также увеличить его быстродействие.

J-J oJ5o .

fe

Устройство г-,

управлени  jr

ч минропро- -Ski:

Е

цестором

i

хл

,;

2/

.79.

«7

(5«г.2 .

sa

-(9.2

8.п

е- Фиг .З

С

CffSui операнда, на один разр д 8пеёо дл запомина-ни  знака циспа В Тг W

СдВиг операнда 5леВо на один разр д ; Анализ признака Вш.и Тг W + Вход о

СдВиг результата SnpaSo

на один разр д у

Ст. разр д.. Гг ;о

С

KoHei4 Фи1.5

В младший разр д

записываетс  L ну/}ь

Нет

С

Начало

SnuK числа 8 Рг54мак Л /ifineQ JHOK Йе итем

лиа(г диитем со вх&да 0

i

(Миг частною но один рау д

StieSo с записьюf8 нюдший разр д

9

Гг частного

Пересыпка результата хаени  из регистра Sf S регистр Л (

Да

Hen

ipfiUf&iHUf вааатка путем вуиитани  eenumeiy(

из npe iSuuffio XmaihMa

Нет

Нет

Claims (1)

1. УСТРОЙСТВО УПРАВЛЕНИЯ МИКРОПРОЦЕССОРОМ, содержащее блок памяти микрокоманд, регистр адреса, регистр микроопераций, мультиплексор логических условий, коммутатор, триггер пуска, генератор тактовых импульсов и первый элемент И, причем выход регистра адреса соединен с адресным входом блока памяти микрокоманд, выход логических условий и выход микроопераций которого подключены соответственно к адресному Входу мультиплексора логических условий и информационному входу регистра микроопераций, вход установки, вход сброса и выход триггера пуска соединены соответственно с входом пуска устройства, выходом конца работы регистра микроопераций и входом генератора тактовых импульсов, первый и второй выходы которого подключены к синхровходам соответственно регистра адреса и регистра микроопераций, первый вход первого элемента И соединен с вторым выходом генератора тактовых импульсов, первый и второй информационные входы и выход мультиплексора логических условий подключены соответственно к выходу модифицируемого разряда группы адресных выходов блока памяти микрокоманд, группе входов логических условий устройства и входу модифицируемого разряда первой группы информационных входов коммутатора, входы немодифицируемых разрядов первой группы информационных входов, информационные входы второй· группы и. управляющий вход коммутатора соединены соответственно с выходами немодифицируемых разрядов группы адресных выходов .блока памяти микрокоманд, входом кода операции устройства и выходом конца команды регистра микроопераций, группа выходов которого является группой выходов микроопераций устройства, о тличающееся тем, что, с целью повышения быстродействий, оно содержит блок приемопередатчиков, мультиплексор старшего разряда числа, триггер знака, сумматор по модулю два, второй элемент И и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к входу переполнения группы входов · логических условий устройства, выходу сумматора по модулю два и первому информационному входу блока приемопередатчиков, первый, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым, третьим и четвертым выходами группы входов-выходов устройства, управляющий вход, второй, третий и четвертый информационные входы блока приемопередатчиков подключены ссотSU „1156072 ветственно к выходу управления обменом регистра микроопераций, третьему выходу блока приемопередатчиков, выходу второго элемента И и выходу мультиплексора старшего разряда числа, первый, второй, третий и четвертый информационные входы и первый и второй адресные входы которого соединены соответственно с входом знака группы входов логических условий устройства, выходом триггера знака, третьим выходом блока приемопередатчиков, шиной нулевого потенциала устройства, первым и вторым адресными выходами регистра микроопераций, первый и второй входы второго элемента И подключены соответственно к четвертому выходу блока приемопередатчиков и выходу управления выдачей младшего разряда результата регистра микроопераций, первый и второй входы и выход сумматора по модулю два соединены соответственно со входом знака группы логических условий устройства, выходом триггера знака и выходом знака устройства, второй вход и выход первого элемента И подключены соответственно к выходу разрешения записи знака регистра микроопераций и синхровходу триггера знака, информационный вход которого соединен с входом знака группы входов логических условий устройства.

   1 2