SU556435A1 - Устройство дл делени - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть применено в цифровых вычислительных машинах иоследовательно-параллельного действи .

Известны устройства дл  делени , в которых осуществл етс  носледовательный ввод делимого в регистры устройства.

Недостатком этих устройств  вл етс  врем  выполнени  операции делени , равное 2.

Наиболе близким техническим решением к изобретению  вл етс  устройство, содержащее сумматор, регистр делител , вспомогательный регистр, регистр частного и блок управлени , вход которого подключен к первому выходу регистра частного, первый вход которого подключен к первому выходу сумматора , перва  группа поразр дных входов которого подключена к первым поразр дным выходам вспомогательного регистра, поразр дные входы которого подключены к поразр дным выходам сумматора.

Дл  повышени  быстродействи  в предлагаемое устройство введены дополнительно сумматор, регистр сдвига, элементы И и элемент ИЛИ, причем поразр дные выходы регистра делител  подключены к первой группе поразр дных входов дополнительного сумматора , втора  группа поразр дных входов которого подключена к соответствующим поразр дным выходам регистра сдвига, первый

вход которого подключен к выходу первого элемента И, первый вход которого подключен к входу устройства, а второй вход первого элемента И подключен к первому выходу блока управлени . К первым входам второго и третьего элементов И, вспомогательного регистра и регистра частного, второй выход блока управлени  подключен к первым входам четвертого и п того элементов И, выходы которых подключены к соответствующим вторым и третьим входам регистра частного и вспомогательного регистра и к второму входу регистра сдвига, второй вход п того элемента И подключен к выходу элемента ИЛИ, два входа которого подключены к соответствующим выходам вспомогательного регистра и к второму входу третьего элемента И, другие два выхода вспомогательного регистра подключены соответственно к второму и третьему входам четвертого элемента И, к второму входу второго элемента И, выходы второго и третьего элементов И подключены к соответствующим входам регистра делител , выходы доиолнительного сумматора

подключены к второй группе поразр дных входов сумматора.

Иа чертеже показана схема устройства. Схема содержит регистр делител  1, вспомогательный регистр 2, регистр частного 3,

Claims (3)

1. сумматоры 4, 5, блок управлени  6, регистр сдвига 7, элементы И 8-12, элементы ИЛИ 13. Работа устройства заключаетс  в следующем . В исходном состо нии пр мой код нор- 5 мализованного делител  записан в регистре 1, в регистре 7 записана единица в старшем разр де, в  -м дробном разр де регистра частного 3 - маркерна  единица, а вспомогательный регистр 2 установлен в нулевое со- ю сто ние. К началу каладого цикла вычислени  на вход устройства, начина  со старших разр дов , поступает очередной разр д делимого, величина которого должна быть меньше единицы. Цикл вычислени  состоит из двух тактов. В первом такте блок управлени  6 выдает разрешающий сигнал на первые входы элементов И 8, 9 и 10, на цепь приема кода регистра частного 3 и на цепи приема и выда- 20 чи кода вспомогательного регистра 2. Нсли во втором знаковом разр де вспомогательного регистра 2 имеетс  1, то срабатывает элемент И 10. Единичный сигнал с выхода элемента И 10 поступает на цепь выдачи пр - 95 люго кода регистра делител  1, в результате чеги пр мой код делител  из регистра 1 выдаегс  в сумматор б;Ьсли во втором знаковом разр де регист ра 2 записан нуль, то срабатывает элемент JQ И 9. В этом случае из регистра 1 выдаетс  дополнительный код делител . Дополнительный код делител  может быть получен, например , путем выдачи обратного кода регистра 1 с одновременной подачей логической 35 единицы на вход цепи переноса младшего разр да сумматора 5. Выдачей кода сдвигового регистра 7 управл ет очередной разр д делимого, поступающий на вход устройства. Ьсли очередной разр д делимого равен о единице, то открываетс  элемент И и и единичиый сигнал с его выхода осуществл ет выдачу кода сдвигового регистра / в сумматор 5, в противном случае код из регистра 7 не выдаетс . Коды регистров 1 и / суммируют- с  в сумматоре Ь, а полученный промежуточный результат суммируетс  с кодом регистра 2 в сумматоре 4. Окончательна  сумма записываетс  в регистр
2. 2. Одновременное выполнение выдачи и приема кода регистра 2 впол- 50 не возможно, так как указанный регистр  вл етс  сдвиговым и должен быть выполнен на триггерах с внутренней задерлшой. Цепь приема кода в предмладший разр дрегистра частного 3 должна обеспечивать 55 задержку приема кода на врем , необходимое дл  полного формировани  кода в сумматоре 4. Во втором такте блок управлени  b выдает разрешающий сигиал на первые входы элементов И И и 12. Ьсли в первом QQ знаковом разр де всномогательного регистра 2 имеетс  единица, а во втором знаковом разр де записан нуль, то срабатывает элемент И И. Сигнал с выхода элемента ИИ осуществл ет правый сдвиг на один двоич- 65 15 ный разр д содержимого регистров 2, 3 и 7. При любой другой комбинации цифр в знаковых разр дах вспомогательного регистра 2 открываетс  элемент И 12, так как на его вход поступает единичный сигнал с выхода элемента ИЛИ 13. В результате этого осуществл етс  левый сдвиг на один двоичный разр д содержимого регистров 2 и 3. На этом заканчиваетс  одни цикл вычислени . Процесс вычислени  продолжаетс  до тех иор, пока маркерна  единица не окажетс  в старшем разр де регистра частного
3. 3. В этом случае сигнал с выхода старшего разр да регистра частного 3 поступает в блок управлени  б, и вычисление прекращаетс . Цела  часть полученного результата находитс  в предстаршем разр де регистра частного 3, а дробна  часть - в л-дробных разр дах этого регистра. Таким образом, за счет введени  дополнительных блоков и св зей в предложенное устройство реализуетс  операци  делени  при последовательном вводе делимого за врем , меньшее 2п циклов. Формула изобретени  Устройство дл  делени , содержащее сумматор , регистр делител , вспомогательный регистр, регистр частного и блок управлени , вход которого подключен к первому выходу регистра частного, первый вход которого подключен к первому выходу сумматора, перва  группа поразр дных входов которого подключена к первым поразр дным выходам вспомогательного регистра, поразр дные входы которого подключены к поразр дным выходам сумматора, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены дополнительно сумматор, регистр сдвига, элементы И и элемент ИЛИ, причем иоразр дные выходы регистра делител  подключены к первой группе поразр дных входов дополнительного сумматора, втора  группа поразр дных входов которого подключена к соответствующим поразр дным выходам регистра сдвига, первый вход которого подключен к выходу первого элемента И, первый вход которого подключен к вхоДУ устройства, а второй вход первого элемента И подключен к первому выходу блока управлени , к первым входам второго и третьего элементов И, вспомогательного регистра и регистра частного, второй выход блока управлени  подключен к первым входам четвертого и п того элементов И, выходы которых подключены к соответствующим вторым ц третьим входам регистра частного и вспомогательного регистра и к второму входу регистра сдвига, второй вход п того элемента и подключен к выходу элемента ИЛИ, два входа которого подключены к соответствующим выходам вспомогательного регистра и к второму входу третьего элемента И, другие два выхода вспомогательного регистра подключены соответственно к второму и третьему входам четвертого элемента И, к второму входу второго элемента И, выходы второго и третьего элементов И подключены к со6

   ответствующим входам регистра делител , выходы дополнительного сумматора подключены к второй группе поразр дных входов сумматора.