SU556436A1 - Устройство дл делени - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано дл  построени  дес тичных арифметических устройств, оперирующих как с двоичпыми, так и с дес тичными кодами.

Известно устройство дл  делени  дес тичных чисел, содержащее блок унравлени , дес тичный сумматор, регистр частного и регистр делител , в котором информационные выходы регистра делител  присоединены к информационным входам сумматора, выход знака которого присоединен к входу блока управлени , первый выход которого присоединен к входу прибавлени  единицы регистра частного, вход сдвига которого соединен с входом сдвига сумматора и с вторым выходом блока управлени , третий и четвертый выходы которого подключены соответственпо к управл ющим входам сложени  и вычитани  сумматора 1.

Недостатком этого устройства  вл етс  низка  скорость работы.

Наиболее близким техническим решеннем к изобретению  вл етс  устройство, содержащее управлени , сумматор, регпстр делител , регистр частного, два блока элементов И, причем выходы нр мого и обратного кодов регистра делител  нодключены к первым входам блоков элементов И, выходы которых подключены к первому

входу сумматора, выход знакового разр да которого подключен к первому входу блока управлени , первый выход которого подключен к второму входу первого блока элементов

И, а второй выход блока управлени  нодключен к второму входу второго блока элементов И и к иервому входу регистра частного 2.

Недостатком устройства  вл етс  то, что

оно, обесиечива  сравиительно высокую скорость выполнени  онерации делени , работает только с двоичными кодами и не может использоватьс  дл  делени  дес тичных чисел .

Цель изобретени  - расширение функциональных возможностей устройства.

Это достигаетс  тем, что в устройство введены два блока умножени  на два, первые

входы которых подключены к третьему выходу блока управлени , второй вход первого блока умножени  на два подключеп к выходу регистра частного, второй вход которого подключен к выходу первого блока умноженп  па два, второй вход сумматора подключен к выходу второго блока умножени  на два, второй вход которого нодключен к выходу сумматора. На чертеже показана блок-схема устройства .

Схема содержит блок 1 управлени , регистр 2 частного, сумматор 3, регистр 4 делител , блоки элемеитов И 5, 6, блоки 7, 8 умиожеии  на два.

Устройство работает в циклическом режиме . Каледый цикл выполн етс  за два такта. Первый такт выполн етс  по сигналу, по вл ющемус  на первом или втором выходе блока 1 управлени , второй такт - по сигналу на третьем выходе блока управлени . Количество циклов, обеспечивающее формирование искомого частного, определ етс  количеством разр дов двоичного эквивалента искомого дес тичного частного.

На первом такте каждого цикла при наличии сигнала на выходе знакового разр да сумматора 3 (отрицательное значение в сумматоре ) по вл етс  сигнал на первом выходе блока управлени , обеспечивающий через блок элементов И 5 передачу на первый вход сумматора 3 пр мого кода делител . Содержимое сумматора (остаток или делимое) складываетс  с кодом делител .

Если на начало цикла сигнал па выходе знака сумматора 3 отсутствует, то по вл етс  сигнал на втором выходе блока 1 управлени . Поэтому на первом такте цикла обеспечиваетс  вычитание из положительного содержимого сумматора 3 кода делител  за счет передачи через второй элемент И 6 обратного кода делител . Кроме того, на первом такте по сигналу на втором выходе блока управлени  осуществл етс  установка единицы в младшем разр де регистра 2 частного .

На втором такте каждого цикла по сигналу на третьем выходе блока управлени , поступающему на первые входы блоков 7, 8 умножени  на два, происходит умножение на два дес тичного промежуточного частного в регистре частного и остатка в сумматоре. Полученные удвоенные значени  снова занос тс  в регистр частного и сумматор соответственно . На этом заканчиваетс  выполнение очередного и осуществл етс  переход к выполнению следующего цикла.

Таким образом, введение двух цепей умножени  на два дес тичных числа позвол ет выполн ть операцию делени  дес тичных чисел . Если сумматор предлагаемого устройства построен на основе двоичного сумматора, а цепи удвоени  дес тичных кодов выполнены в виде преобразователей двоичного кода в дес тичный на основе сдвигающих регистров , то практически без дополнительных затрат на предлагаемом устройстве выполн ть и операцию делени  двоичных кодов .

Claims (2)

1. Карцев М. А. Арифметика цифровых машин . М., «Наука, 1969, с. 524.

2. Хетагуров Я. А. и др. Основы инженерного проектировани  ЦВМ. М., «Сов. радио, 1972, с. 141.