SU742933A1 - Устройство дл делени п-разр дных дес тичных чисел - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может примен тьс  в арифметинеских устройствах, обрабатывающих как двоичную, так и дес тичную информацию.

Известно дес тичное вычислительное устройство последовательного действи , состо щее из преобразователей фазоимпульсного представлени  чисел в пространственно-импульсное , преобразователей пространственно-импульсного представлени  чисел в фазоимпульсное представление чисел суммирующего и множительного блоков , логической схемы и блока микропрограммного управлени , причем выходы входного преобразовател  фазоимпульсного представлени  чисел в пространственноимпульсное подключены к входам преобразователей пространственно-импульсного представлени  чисел в фазоимпульсное представление чисел суммирующего и множительного блоков и через схемы И к входу декодирующей схемы блока микропрограммного управлени  1.

Недостатком такого устройства  вл етс  то, что при значительной сложности устройства оно выполн ет лишь операции сложени  и умножени  дес ти-чных чисел.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство

дл  делени  л-разр дных дес тичных чисел , содержащее (2n-f 1)-разр дные дес тичный сумматор и регистр делител , информационные выходы которого подключены к информационным входам сумматора, регистр частного и блок управлени , содержащий генератор импульсов, выход которого подключен к счетному входу двухразр дного двоичного счетчика, элементы

10 И, элементы НЕ, элементы задержки и триггер, причем выход генератора импульсов подключен к первым входам первого, второго, третьего, четвертого и п того элементов И, второй вход которого подклю15 чен к первому выходу двухразр дного двоичного счетчика, второму входу первого элемента И, выход которого через щестой элемент И и первый элемент задержки подключен к первому входу триггера, второй

20 вход которого через второй элемент задержки подключен к первому входу щестого элемента И, второй вход которого и второй вход второго элемента И блока управлени  подключены к выходу отрицатель25 ного знака дес тичного сумматора, выход положительного знака которого подключен к второму входу третьего элемента И блока управлени , выход триггера и первый вход щестого элемента И через третий эле30 мент задержки подключены к входам седьмого элемента И, выходы второго и третьего элементов И блока управлени  подключены соответственно к управл ющим входам «сложение и «вычитание дес тичного сумматора, выход генератора импульсов блока управлени  подключен к входу «сдвиг регистра частного, выход четвертого элемента И блока управлени  подключен к первому управл ющему входу регистра делител , второй выход двухразр дного двоичного счетчика соединен с входом «запись регистра делител  и через элемент НЕ с вторым входом четвертого элемепта И, выход третьего элемента И блока управлени  подключен к первому управл ющему входу регистра частного 2. Известное устройство выполн ет онерацпю делени  дес тичных чисел за счет отработки отдельных дес тичных разр дов частного, причем при отработке каждого разр да в младщую тетраду регистра частного добавл етс  столько единиц, сколько можно выполнить сложений - вычитаний делител  от садерл имого сумматора без изменени  его знака, и далее выполн етс  сдвиг содержимого регистра частного и регистра делител  на четыре разр да. Недостатком данного устройства  вл етс  то, что в нем затрачиваетс  больщое врем  на выполнение операции делени  дес тичных чисел. Целью изобретени   вл етс  повышение быстродействи  устройства. Это достигаетс  тем, что в устройство дл  делени  л-разр .дных дес тичных чисел введен дополнительный регистр, разр дность которого на один дес тичный разр д меньше разр дности регистра делител , разр дные вьгходы старших дес тичных разр дов которого подключены к информационным входам дополнительного регистра, информационные выходы которого соединены с входами младших дес тичных разр дов регистра делител , управл ющий вход - с выходом п того элемента И блока управлени , второй управл ющий вход регистра частного подключен к выходу седьмого элемента PI блока управлени . На фиг. 1 приве(дена структурна  схема устройства дл  делени  разр дных дес тичных чисел; на фиг. 2 - схема блока упр.авлени . Устройство состоит из следующих элементов: -дес тичный сумматор 1, содержащий () дес тичный разр д, имеющий информационные разр дные входы, управл ющие входы «сложение и «вычитание и парафазный выход знака; -регистр 2 частного, содержащий {«+1) дес тичный разр д и имеющий вход «сдвиг, первый управл ющий вход, поступление сигнала на который обеспечивает установку единицы в младшем двоичном разр де регистра частного, и второй унравл ющий вход, сигнал па котором обеспечивает преобразование обратиого дес тичного кода, наход щегос  в младше.м дес тичном р,азр де регистра частного, в пр мой код; -регистр 3 делител , содержащий (2n-f 1) дес тичный разр д, предназначенный дл  хранени  дес тичных цифр восьмикратиого делител  и получени  путем делени  на два других его кратных, имеющий цепи делени  на два, информационные разр дные выходы, соединенные с информационными входами соответствующих дес тичных разр дов сумматора 1, информационные входы дл  младших 2л дес тичных разр дов, первый управл ющий вход и управл ющий вход «запись ; -дополнительный регистр 4, содержащий 2п дес тичных разр дов и предназначенный дл  хранени  восьмикратного делител , имеющий информационные разр дные входы и выходы и управл ющие входы, причем информационные входы дополнительного регистра соединены с соответствующими информационными выходами (-2«)-х дес тичных разр дов регистра 3 делител , входы младщих дес тичных разр дов которого подключены к соответствующим информационным выходам регистра 4; -блок управлени  5, имеющий вход 6 пуска, выходы 7 и 8, соедлисииые с входами «вычитание и «сложение сумматора 1 соответственно, парафазный вход 9 знака , подключенный к выходу знака дес тичного сумматора, выход 7, подсоединенный к первому управл ющему входу 10 ре |гистра 2 частного, выход II и 12, соединениые соответственно с управл ющим входом регистра 4 и управл ющим входом «запись регистра 3, выход 13 соединенный с первым управл ющим входом регистра 3, выход 14 и 15, подсоединенные соответственно к входу «сдвиг и второму упр .авл ющему входу регистра 2 частного. Схема блока управлени  5, обеспечивающа  выполнение отдельных циклов делени , состоит из следующих элементов: - генератор 16 импульсов, выход которого соединен с выходом 14 блока управлени ; -двухразр дный двоичный счетчик 17, имеющий счетный вход, подключенный к выходу генер.атора 16 импульсов, и два выхода; -первый - седьмой элементы И 1824 , причем первые входы первого, второго, третьего, четвертого и п того элементов И подключены к выходу генератора импульсов 16, вторые входы первого и п того элементов И соединены с первым выходом счетчика 17, вторые входы второго и шестого и второй вход третьего элементов И подсоединены соответственно к парафазному входу 9 отрицательного и положительного знака блока управлени , выход первого элемента И подключен к первому входу шестого элемента И, выходы второго , третьего, четвертого, п того и седьмого элементов И соединены соответственно с выходами 8, 7, 13, 11 и 15 блока управлени ; -элемент НЕ 25, вход которого соединен с вторым выходом счетчика 17 и выходом 12 блока управлени , а выход - с вторым входом четвертого элемента И; -первый - третий элементы задержки 26-28, причем вход первого элемента задержки соединен с выходом шестого элемента И, входы второго и третьего элементов задержки подключены к выходу первого элемента И, выход третьего элемента задержки соединен с первым входом седьмого элемента И; - триггер 29, первый и второй входы которого подключены соответственно к выходам первого и второго элементов задержки , а выход - к второму входу седьмого элемента И. Устройство (см. фиг. 1) обрабатывает дес тичную информацию, пре{дставленную в 8-4-2-1. Деление в устройстве выполн етс  за ( п + 1) циклов. Каждый цикл состоит из четырех тактов. На каждом такте определ етс  соответствуюший двоичный разр д двоично-дес тичного изображени  текущей дес тичной цифры частотного. Деление выполн етс  методом без восстановлени  остатков . Устройство работает следующим образом . В исходном состо нии в сумматоре 1 ( дес тичных разр дах 2-(«+) находитс  делимое, в старишх (/г+1) дес тичных разр дах регистра делител  3 помещен восьмикратный код делител , первый дес тичный разр д сумматора, разр ды регистров 2 и 4 н младшие п дес тичных разр дов регистра 3 установлены в нуль. Счетчик 17 и триггер 29 блока управлени  также установлены в нуль. На первом цикле опре1лел етс  старший дес тичный разр д частного. Первому такту соответствует нулевое состо ние счетчика 17 (потенциал на первом выходе счетчика). Поэтому по си|гналу генератора 16 импульсов формируютс  сигналы на выходах 7 и 11 блока управлени . Сигнал с выхода 7 поступает на вход «вычитание дес тн чного сумматора .1, обеспечива  вычитание из делимого кода восьмикратного делител . Знак результата вычитани  поступает на парафазный вход 9 знака блока управлени . Сигнал с выхода 11 поступает на управл ющий вход дополнительного регистра, управл   запоминанием в регистре 4 содержимого 2л старших дес тичных разр дов регистра 3 ( кода восьмикратного делител ). Кроме того, спгнал с выхода 7 блока уг.рпвлепи;; поступает на первый управл юlUiii; вход регистра 2 частотного, выполн   занесение единицы в младший разр д регистра 2. Данна  единица гаситс  во врем  первого такта первого цикла и сохран етс  во всех остальных случа х. Одновременно по сигналу генератора 16 имиульсов формируетс  сигнал на выходе 14 блока управлени . Кроме того, срабатывает элемент НЕ 25 и четвертый элемент И 21, обеспечнва  формирование сигнала на выходе 13 блока управлени . Сигнал с выхода 13 поступает на первый управл ющий вход регистра 3 делител , обеспечива  деление его содержимого иа два Сигнал с выхода 14 блока управлени  поступает на управл ющий вход «сдвиг регистра 2 частного, выполн   сдвиг его содержимого влево на один двоичный разр д . Кроме того, генератора 16 импульсов , поступа  на счетный вход двухразр дного двопчного счетчика 17 блока управлени , обеспечивает установку в нем кода 01. На этом вынолнение первого такта заканчнваетс . Второй, третий, и четвертый такты первого цикла выполн ютс  следующим образом: - если знак результата вычитани  в сумматоре 1 положителен, то сигнал с выхода положительного знака сумматора поступает на вход 9 блока управлени , обеспечива  срабатывание по очередному сигналу генератора .16 нмпульсов, элемента И 20, сигнал с выхода которого поступает на первый управл ющий вход регистра 2 частного и на управл ющий вход «вычитание дес тичного сумматора 1, обеспечива  установку единицы в младший разр д регистра 2 частного и вычитание из содержимого сумматора 1 содерл имого регистра 3; - если знак результата вычитани  в сумматоре 1 отрицателен, то сигнал с выхода отрицательного знака сумматора поступает на вход 9 блока управленн  и открывает , по очередному сигналу генератора-16 импульсов, второй элемент И 19 блока управлени , сигнал с выхода которого поступает на вход «сложение сумматора I, обеспечива  добавление к содержимому сумматора 1 содержимого регистра 3. Знак результата сложени  - вычитаии  поступает на парафазный вход 9 блока управлени . Одновременно с выполнением операции сложени  - вычитани  в сумматоре 1 по очередному сигналу генератора 16 импульсов добавл етс  единица к содержимому двухразр дного двоичного счетчика 17 и формируютс  сигналы на выходах 13 и 14 блока управлени . Сигнал с выхода 14 поступает на вход «сдвиг регистра 2 частного , обеспечива  сдвиг его содержимого влево на один двоичный разр д. Сигнал с выхода 13 блока зправлени  поступает иа иервый управл ющий вход регистра 3 делител , управл   делением его содержимого на два. Как только содержимое счетчика 17 станет равным 11, что соответствует четвертому такту данного цикла, вырабатываетс  сигнал на втором выходе счетчика 17, запреща  работу четвертого элемента И 21 блока управлени  и обеспечив формирование сигнала на выходе 12 блока управлени . Сигнал с выхода 12 поступает на вход «запись регистра 3 делител , обеспечива  заномпнающие в регистре 3 содержимого регистра 4. В старший дес тичный разр д регистра 3 при этом заноситс  значение нуль. На этом заканчиваетс  цикл. Таким образом, к началу следующего цикла в регистре 3 зафиксирован восьмикратный код делител , сдвинутый на один дес тичный разр д вправо. Второй и все последующие циклы выполн ютс  в зависимости от знака результата операции сложени  - вычитани  поСиТеднего такта предыдущего цикла, который запоминаетс  в триггере 29 блока управлени . На нервом такте следующего цнкла, которому соответствует состо ние «О счетчика 17 (потенциал па нервом выходе счетчика), по сигналу теиератора 1G имнульсов открываетс  первый элемент И 18, обеспечив, в случае отрицательного знака результата сложени  - вычитани  четвертого такта предыдущего цикла, поступление сигнала через нервый элемент задержки 26 на первый вход триггера 2 (установку триггера в состо ние «I), В случае положнтельного знака результата последнего такта предыдущего цикла шестой элемент И 23 окажетс  закрытым и сигнал генератора 16 импульсов поступит через нервый элемент И 18 и второй элемент задержки 27 на второй вход триггера 29, обеспечив его установку в состо ние «О. Если результат сложени  - вычитани  четвертого такта предыдущего цикла в сумматоре 1 положителец, то данный цикл выполн етс  аиалогичио первому циклу. Если же результат сложени  -- вычитани  четвертого такта предыдущего цикла в сумматоре 1 окажетс  отрицательным, то данный цикл выполн етс  следующим образом . Все сигналы блока 5 управлени  на всех четырех тактах вырабатываютс  аналогичио описанному дл  нервого цикла. После завершени  четвертого такта данного цикла (в начале первого такта следующего цикла) на выходе седьмого элемента И 24 блока управлени  формируе-гс  управл ющий сигнал, поступающий па второй управл ющий вход регистра част1ГОГО , по которому выполн етс  лобавлсч;ие пеличипы 1010 в младший дес тичный разр д частпого. Дес тичный перенос, возникающий при этом, блокируетс . В таблице дан пример работы предлагаемого устройства дл  делени  п-разр дных дес тичных чисел при условии: делимое А 9120, делитель Д 20, восьмикоатпый делитель 8Д 160.

Старша  тетрада частного равна 0100

Цикл 2

Остаток положителен

Claims (2)

1. Истинный код тетрады частного равен 1011-|-1010 0101 Младша  тетрад В данном примере 1Д соответствует г-кратиому делителю, Щсд/, соответствует i-кратмсму делителю после /-го сдвига. Деление считаетс  законченным по завершении + 1-ГО цикла. Аналогично выполн етс  деление дробных дес тичных чисел. Получение восьмикратного делител  можно выполнить различными способами. Одним из способов  вл етс  получение дес тикратного делител  путем сдвига делител  на один дес тичный разр д влево с последующим двукратным вычитанием делител  из полученной после сдвига величины . Предлагаемое устройство обеспечивает выполнение операции делепи  дес тичных чисел за максимальное врем  т - лт I 310 4 см(/; + 1 ), Гсм - длительность операции сложение - вычитание в сумматоре . Максимальное врем  делени  дес тичных чисел Е известном устройстве составл ет величину: 9Гсм(/, Из сопоставлени  выражений (1) и (2) , что в предлагаемом устройстве максимальное врем  выполнени  операций делени  дес тичных чисел меньше в 2,25 раза, чем в известном устройстве. Дл  среднего времени делени  дес тичных чисел 7, п предлагаемом устройстве имеем Среднее врем  делени  дес тичных операндов в известном устройстве равно величине Тер - ,5Гс.ч{«-ь1). (4) 6102 На основании сопоставлени  выражений (3) и (4) можно сделать вывод, что предлагаемое устройство обеспечивает со3 тного равна ОНО кращение и среднего времени делени  дес тичных операндов. Формула изобретени  Устройство дл  делени  п-разр дных дес тичных чисел, содержащее (2п+1)-разр дные дес тичный сумматор, регистр делител , информационные выходы которого подключены к информационным входам дес тичного сумматора, (n-f 1)-разр дный регистр частного и блок управлени , содержащий генератор импульсов, выход которого подключен к счетному входу двухзар дного двоичного счетчика, элементы И, элементы НЕ, элементы задержки и триггер , причем выход генератора импульсов подключен к первым .входам первого, второго , третьего и четвертого элементов И, и через первый элемент задержки к первому входу п того элемента И, второй вход которого подключен к первому выходу двухразр дного двоичного счетчика, второму входу первого элемента П, выход которого через шестой элемепт И и второй элемент задержки подключен к первому входу триггера , второй вход которого через третий элемепт задержки подключен к первому входу шестого элемента П, второй вход которого и второй вход второго элемента П блока управлени  подключены к выходу отрицательного знака дес тичного сумматора , выход иоложительного знака которого подключен к второму входу третьего элемента И блока управлени , выход триггера и первый вход шестого элемента И подк.пючены к входам седьмого элемента И, выходы второго и третьего элементов И блока управлени  подключены соответственно к управл ющим входам «слол ение и «вычитание дес тичного сумматора, выход генератора импульсов блока управлени  подключен к входу «сдвиг регистра частного, выход четвертого элемента И блока управлени  подключен к первому управл ющему входу регистра делител , второй выход двухралр .шого двоичного счетчика через элемент НЕ соединен с вторым входом четвертого элемента И, выход третьего элемента П блока управлени  подключен к первому управл ющему входу регистра частного, выход п того элемента

   И И блока управлени  подключен к входу «запись регистра делител , о т л и -ч а ющеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит дополнительный регистр, разр дность которого на один дес тичный разр д меньше разр дности регистра делител , разр дные выходы старших дес тичных разр дов которого подключены к информационным входам дополнительного регистра, информационные выходы которого соединены с входами младших дес тичных разр дов регистра делител , управл ющий вход -

   12

   с выходом п того элемента И блока управлени , второй управл юший вход регистра частного подключен к выходу седьмого элемента И блока управлени . Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР Хо 233296, М. Кл. G 06 F 7/39, 1967.
2. 2.Карцев М. А., Арифметика цифровых машин. - М., «Наука, 1969, с. 525- (прототип ) .