SU744562A1 - Устройство дл делени дес тичных чисел - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, предназначенной дл  использовани  в арифметических устройствах обрабатывающих двоичную и двоично-дес тичную информацию.

Известно устройство делени  двоичных чисел , .имеющее сумматор, регистры делител  и частного, блок управлени , в котором информационные входы сумматора подключены к информационным выходам регистра делител , пр мые и инверсные выходы которого подклю- ,д чены к выходам пр мой и инверсной передачи блока )Т1равлени , выход разрещени  выполнени  такта которого соединен со входом передачи слагаемого в сумматор, выход зйака результата операции которого подсоединен ко ,5 входу знака блока управлени , выход очередной цифру частного которого подключен к установочному входу младшего разр да регистра частного, вход сдвига на один разр д влево которого соединен со входом сдвига суммато- 20 ра и выходом разрешени  сдвига блока управлени  1.

Недостатком такого устройства  вл етс  то, НТО оно способно работать лишь с двоичными

Ослами, а при обработке с его помощью дес тачных чисел требуетс  большое врем  дл  перевода исходных операндов в двоичную систему счислени  и результата операнда в дес тичную систему счислени .

Известно дес тичное вычислительное устройствопоследовательно Действи , состо щее из преобразователей фазо-импульсного представлени  чисел в пространственно-импульсное представление Чисел, преобразователей пространственно-импулбсного представлени  в фазо-импульсное представление чисел сумлшрующего и множительного блоков, логические схемы и блок микропрограммного управлени , в котором выходь входного преобразовател  фазоимпульсного представлени  чисел в пространственно-импульсное представление чисел подключены ко входам преобразователей пространственно-импульсно о представлени  чисел в фазоимпульсное представление чисел суммирзтощего и множительного блоков и через схемы И ко входу декодирующей схемы блока микропрограммного управлени  2.

Недостатком данного устройства  вл етс  то, что в нём требуютс  большие затраты времени дл  выполнени  таких операций как умножение и деление дес тичных чисел.

Из известных устройств наиболее близким к предлагаемому по технической суишости  вл етс  устройство делешйдес тйчнб1х чисел, состо щее из двоичного сумматора, имеющего информационные входы дл  каждой тетрады, вйходы переноса из тетрад, выход знака результата бпераций, входы разрешени  приема очередного операнда и сдвига на четыре разр да влево, регистра частного, имеющего входы +1, -, входы установки в нуль и установки в дев ть младшей тетрады и вход сдвига на четыре разр да влево, регистра делител , имеющего Информационнь е выходьГдл  каждой тетрады, соединенные с информационными входами соответствующих тетрад сумматора, , блока управлени , имеющего вход пуска устрой ства, вход, подключенный к выходу знака ре- . ззльтата сумматора, выходы, на которые поступают сигналы Ч и -, управл ющие сло5кением шш вычитанием делител  из содержимого сумматора, выход, соединенный со входом раз рещени  приема очереднйго операнда в сумматор , подсоединенный ко входам сйвига на - gf -разр да содержащего сумматора и регистра частного, выход, подключенный ко входу установки в нуль младшей тетрады регистра частного, выход, соединенный со входом установки в дев ть младшей тетраДьГрёгйстра част ШТгбГВЫхоДЫ , поДс(5еаийеннь1е сЬМбШ-Ствтенно ко входам -Ц и -1 регистра частного 3. Недостатком данного устройства  вл етс  то, что в нем затрачиваетс  большое врем  дл  выполнени  операций делени  дес тичных чисел, Шиле кщкдбгб такта lap жени -вычитани  Дес тичных операндов необхощимовьтолнение операции коррёкщш в каждой тетраде в зависимости от того, возни к или не возник перенос из тетрады сумматора при сложе ши (вычитании). Цель изобретени  - повышение быстродействи  устройства, т. е. уменьшение времени делени  дес тичных чисел за счет устранени  необходимости в операции коррекции промежуточ ШУсГ Й ё Ш iftMe ftaitftoro так-Й ДВойчнОг6 сложени -вычитани . Поставленна  цель достигаетс  тем, что устройство дл  делени  дес тичных чисел, содержащее двоичный сумматор, регистры частного и делител  и блок управлени , пусковой и управл ющий входы которого соединены со

входом пуска устройства и знаковым выходом рандов, выход переноса из каждой тетрады

сумматора соответственно, выход разрешени сумматора, сигнал на котором по вл етс  при

приема очередного операнда блока управлени возникновении межтетралного переноса в проподключен к входу управлени  занесением оче-цессе двоичного сложени -вычита1га , вход

редногО операнда сумматора, выход разрешени .управлени  занесением очередного операвда.

сдвига блока управлени  подключен ко входу управлени  сдвигом на четыре разр да сумматора и регистра частного, выход разрешени  установки нул  блока управлени  подключен ко входу установки нул  младшей тетрады регистра частного, а выход разрешени  установки в 9 блока управлени  - ко входу уста-. новки в 9 младшей тетрады регистра частного , выходы разрешени  прибавлени  и вычитани  единицы блока управлени  подключены ко входам прибавлени  и вычитани  единицы регистра частного, дополнительно содержит регистр скорректированного делител , регистр .переносов и управл емый коммутатор, выходы

Claims (3)

1. переноса каждой тетрады сумматора подключены к информационным входам регистра переносов , вход управлени  занесением значений переносов которого подключен к выходу разpemetMH приема значений переносов блока управлени , вьгход разрешени  сдвига которого соединен со входом управлени  сдвигом на один разр д регистра переносов, выход разрешени  установки в единицу блока управлени  подключен ко входу установки в единицу млад о разр да регистра переносов, причем управл емый коммутатор состоит из коммутирующих узлов, число которых равно числу дес тичных разр дов операндов, входы коммутирующих узлов  вл ютс  Входами управл емого коммутатора , при этом перва  и втора  группы информационных входов каждого коммутирующего узла подключены к выходам соответствующих тетрад регистра делител  и регистра скорректированного делител , управл ющий вход переноса каждого коммутирующего узла подключен к соответствующему управл ющему входу переноса управл емого коммутатора, соединенного с выходом соответствующего разр да регистра переносов, первый и второй управл ющие вхоДь знака всех коммутирующих узлов подключены к первому, и второму знаковому выходам блока управлени  соответственно, а выходы коммзпгируюшлх узлов  вл ютс  выходами управл емого коммутатора и подключены к информационным входам сумматора. На чертеже изображена структурна  схема устройства дл  делени  дес тичных чисел дл  трехразр дных операндов, представленных в коде 8--4-2-1. ,,ч, Устройство содержит:двоичный сумматор 1, содержащий число тетрад, равное количеству дес тичных разр дов в исходных числах, увеличенному на один, и имеющий информационные входы приема опе5 7 сигнал на котором обеспечивает сложение содержимого сумматора с кодом на его входах, вход управлени  сдвигом на четыре разр да влево, знаковый выход; регистр 2 частного, состо щий из числа тетрад , равного числу разр дов Операндов, имеющий входы разреше1ш -прибавлени  и вычитани  единицы из младшей тетрады, выполненной по схеме реверсивного счетчика, вход установки нул  и установки в 9 в младдхей тетраде и вход управлени  сдвигом на четыре разр да влево содержимого регистра 2 частного регистр 3 делител , содержащий Количество тетрад по числу дес тичных разр дов операндов , кажда  из которых имеет парафазные информационные выходы; регистр 4 скорректированного делител , состо щий из числа тетрад по количеству дес тичных разр дов операнда, имеющих парафазные информаилонные выходь, предназначенный дл  хранени  делител , кажда  тетрада которо го увеличена на щесть (скорректированного делител );. , регистр 5 переносов, содержащий количество разр дов, равное числу тетрад в сумматоре 1 без единицы, служащий дл  запоминани  межтетрадных переносов, возникших в сумматоре 1 при сложении, имеющий информационные входы запоминани  переносов, вход установки в единицу младшего разр да, вход управ лени  занесением значений переносов и вход управлени  сдвигом на один разр д влево свое го содержимого; блок 6 управлени , имеющий пусковой 7 и управл ющий 8 входы, которые подключены соответственно ко входу пуска устройства и к знаковому выходу сумматора 1, выход 9 разрешени  приема очередного операнда, подключенный ко входу управлени  занесением очеред ного операнда сумматора 1, выход 10 разрещени  сдвига, подключенный ко входам управ лени  сдвигом на четыре разр да сумматора 1 и регистра 2 частного и ко входу управлени  сдвигом на один разр д регистра 5 переносов, выход 11 разрешени  установки нул , подключенный ко входу установки нул  младшей тет рады регистра 2 частного, выход 12 разрешени  установки в 9 подключенный ко входу установки в 9 младшей тетрады регистра 2 частного, выходы 13 и 14 разрешени  прибавлени  и вьрштани  единицы; подключенные ко входам прибавлени  и вычитани  единицы регистра 2 частного, выход 15 разрсщени  прием значений переносов, подключенный ко входу управлени  занесени  значений переносов регистра 5 переносов, выход 16 разрешени  установки в единицу, подключенной ко входу установки в единицу младшего разр да реги:стра 5 переносов, знаковые выходы 17. и 18 управл емый коммутатор 19, содержащий однотипные коммутирующие узлы 20, количество которых равно числу дес тичных разр дов исходных операндов, каждый из которых имее два четырехразр дных парафазных информационных входа, причем первый подключен к выходу соответствующей тетрады регистра 3, а второй - к выходу соответств-ующей тетрады регистра 4, и вьгкод, соединенный с информационным входом соответствующей тетрады сумматора 1, управл ющие входы знака присоединенные соответственно к выходам 17 и 18 блока 6 зшравлени , парафазный управл ющий вход переноса, соединенный с выходом соответствующего разр да регистра 5 переносов. Входы коммутирующих узлов 20  вл ютс  входами управл емого коммутатора 19 (соот1ветственно информационными и управл ющими), а выходы коммутирующих узлов 20 - выхода управл емого коммутатора 19. Коммутирующие узлы 20 служат дл  управлени  передачей данных с выходов тетрад ре гастров 3 и 4 в зависимости от наличи  или отсутстви  переноса из им соответствующих тетрад сумматора 1 на предыдущем такте сложени -вычитани , т. е. в зависимости от состо  ки  соответствующего разр да регистра 5. Если блок б управлени  вырабатывает сигнал + на. своем выходе 17 и если соответствующий разр д регистра 5 переносов установлен в 1 ( на предьщущем такте сложени -вычитани  в данной тетраде сумматора 1 возник перенос), то коммутирующий узел 20 передает на вход этой тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее пр мых выходов (тетраду делител , увеличенную на шест) дл  сложени  с данной тетрадой сумматора 1 на следующем такте. Если блок 6 управлени  своем выходе 17 вырабатывает сигнал Ч, но соответствующий разр д регистра 5 находитс  в О (на предыдущем такте сложени  вычитани  в тетраде сумматора 1 перенос отсутствовал ), то коммутирующий узел 20 пере Данной тетрады сумматора 1 соответствующую тетраду регистра 3 с ее пр мых выходов (тетраду делител ) дл  сложени  на следующем такте. Если блок 6 управлени  на . выходе 18 вырабатывает сигнал - и соответствуюшт А разр д регистра 5 находапс  в О, то коммутирующий узел 20 передает на вход данной тетрады сзпаматора 1 содержимое соответствующей тетрады регистра 4 с ее инверсных выходов. Если же блок 6 управлени  на сюем выходе 18 вырабатывает сигнал - и разр д регистра 5 находитс  в 1, то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 инверсное содержимое соответствующей тетрады регистра 3. 77 Деление в устройстве выполн етс  без восстановлени  остатка. Деление производитс  за п циклов (п - число дес тичных разр дов операндов), причем на каждом цикле путем р да сложений или вычитшшй определ етс  очередна  цифра частного. В исходном состо нии в сумматоре 1 находитс  делимое, в регастре 3 - делитель, в регистре 4 - делитель, кажда  тетрада которого увеличена на шесть (скорректированный делитель), в регистре частного 2 зафиксировано нулевое значение, разр ды регистра пере . носов 5 установлены в единицу. Деление вьшолн етс  следующим образом. При поступлении сигнала Пуск на вход 7 блока 6 управлени  данный блок вырабатывает сигнал - на своем вькоде 18. Так как в исходном состо нии все разр ды регистра 5 переносов наход тс  в 1, то на первом такте первого цикла все коммутирующие узлы 20 передадут на входы тетрад сумматора 1 соответствующие тетрады с инверсных выходов регистра 3. По сигналу, возникшему на выходе 9 блока управлени  6, выполн етс  суммирова ние содержи й)го сумматора 1 с кодом на его входах (на первом такте делимое складываетс  с инверсным кодом делител , т. е. из делимого вычитаетс  делитель). Возникшие при зтом межтетрадные переносы по сигналу на выходе 15 блока 6 управлени  запоминаютс  в регистре 5 переносов. Знак результата операции в сумматоре 1 поступает на вход 8 блока 6 управлени . Если результат вычитани  положителен , то выполн етс  второй такт вычитани . При этом блок управлени  6 вырабатывает сигналы на своих выходах 13 и 18. По сигна лу на выходе 13 в младшую тетраду регистра частного 2 добавл етс  единица. Сигнал на выходе 18 обеспечивает поступле ние на входы сумматора 1 через коммутирующие узлы 20 кодов с инверсных выходов соответствующих тетрад регистров 3 или 4. При этом коммутирующие узлы 20 анализируют состо ние соответствующих разр дов регистра 5 в ту тетраду сумматора 1, перенос из которой на предьодущем такте вычитани  возник, передаетс  тетрада из регистра 3, а в ту тетраду, перенос из которой на предыдущем такте вычитанн  1не возйик, поступает соответствующа  тетрада регистра 4. По сигналу на выходе 9 . блока 6 управлени  производитс  сложение тетрад сумматора 1 с инверсным кодом соответствующих тетрад регистров 3 или 4. Возникшие при этом межтетрадные переносы .по сигналу на выходе 15 запоминаютс  в регистре 5. , Знак результата вычитани  поступает на вход 8 блока 6 управлени . При этом, если результат вычитани  положителен, to производитс  следующий такт вьгчитани , выполн емый аналогич но второму. Отрицательный результат вычитани  указывает на окончание цикла вычитаний. Число, накопленное в младшей тетраде регистра 5 равно первой (старшей) цифре . частного. Как только результат вычитани  станет отрицательным , блок управлени  6 вместо сигналов на своих выходах 13 и 18 вырабатывает сигнал на выходе 10, по которому выполн етс  сдвиг содержимого сумматора 1 и регистра 2 влево на четыре двоичных разр да, содержимого регистра 5 переносов влево на один разр д. При зтом сигнал на выходе 12 блока 6 управлени  обеспечивает установку младшей тетрады регистра 2 в дев ть (1001), сигнал на выходе 16 устанавливает младший разр д регистра 5 в 1. Дл  определени  второй цифры частного выполн етс  цикл тактов сложени . На первом такте сложени  блок 6 зправлени  вырабатывает сигнал на своем выходе 17. При этом коммутирующие узлы 20 передают на входы тетрад сумматора 1 содержимое соответствующих тетрад регистров 3 и 4 пр мым кодом , анализиру  состо ние разр дов регистра 5. Если данный разр д регистра 5 переносов находитс  в единице, то коммутирующий узел 20 передает на вход соответствующей тетрадь сумматора 1 тетраду регистра 4. Если же данный регистр 5 переносов находитс  в нуле, то на вход соответствующей тетрады сумматора 1 поступает тетрада регистра 3. По сигналу на выходе 9 блока 6 управлени  производитс  сложение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтет- , радные переносы по сигналу на выходе 15 запоминаютс  в регистре 5. Знак результата сложени  поступает на вход 8 блока 6 Зправлени . Если знак результата отрицателен, то выполн етс  второй такт сложени . Блок 6 управлени  рырабатывает сигналы на своих выходах 14 и 17. По сигналу на выходе 14 производитс  вычитание 1 из содержимого младшей тетрады регистра 2. Сигнал на выходе 17 обеспечивает передачу на входы тетрады сумматора 1 пр мого кода соответствующей тетрады регистра 3, (если перенос из данной тетрады сумматора при выполнении предыдущего такта сложени  отсутствовал) или тетрады регистра 4 (если перенос присутствовал). По сигналу на выходе 9 блока 6 управлени  вьшолн етс  слоение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтетрадные ереносы запоминаютс  в регистре 5. Знак реультата операции поступает на вход 9 блока 6 }шравлени . Если знак результата отрицателен , то выполн етс  следующий такт сложени , производимый аналогично второму. Если знак результата сложени  положителен, то, значит, в младшей тетрапе регистра 2 сформирована втора  цифра частного. Блок управ лени  6 вместо сигналов на сбоих выходах 14 и 17 вырабатывает сигнал на выходе 10, по которому осуществл етс  сдвиг содержимого сумматора 1 и регистра частного 2 на четыре двоичных разр да влево и сдвиг содержи мого регистра переносов 5 на один двоичный разр д влево. Одновременно сигнал на выходе 16 блока 6 управлени  устанавливает в младшем разр де регистра 5 1, а сигнал на выхо де 11 - О в младшей тетраде регистра 2. Треть  цифра частного и все нечетные определ ютс  путем выполнени  цикла вычитаний, производимых аналогично действи м, описанным дл  первой цифры. Четверта  и все четные цифры частного наход тс  выполнением цикла сложений аналогич но описанному дл  второй цифры. Данное устройство делени  дес тичных чирел обеспечивает выполнение операции дес тичного делени  за врем  ТдеЛ(0- 9п Трм2. максимальное врем  делени  п-разр дных дес тичных операндов; - врем  суммировани  4п-разр дных двоичных чисел; врем  получени  скорректированного делител . В известном устройстве это врем  составл  ет величину Vft.o (Тс„2+Ткор), (2) где - длительность операции коррекции результата двоичного суммировани  Из выражений (1) и (2) следует, что испол зование даннЬго устройства позвол ет в некоторых случа х почти в два раза увеличить скорость делени  дес тичных операндов. Положительный эффект заключаетс , в том, что предлагаемое устройство делени  дёс тичных чисел позвол ет уменьшить в два раза врем , необходимое дл  операции делени  дес тичных чисел за счет того, что устран етс  необходимость в выполнении операции коррекции промежуточного результата (добавление или вычитание шестерки (ОНО) в зависимости от наличи  или отсутстви  межтетрадного переноса и знака результата) после каждого такта сложени -вычитани . При этом дополнитель ные затраты оборудовани  в предлагаемом уст ройстве составл ет не более 20% от обшлх затрат оборудовани на делительное устройство. Формула изобретени  Устройство дл  делени  дес тичных чисел, содержащее двоичный сумматор, регистры частного и делител  и блок управлени , пусковой « управл ющий входы которого соединены со входом пуска устройства и знаковым выхо Йом сумматора соответственно, выход разрешега1  приема очередного операнда блока управлени  подключен к входу управлени  занесением очередного операнда сумматора, выход разрешени  сдвига блока управлени  подключен ко входам управлени  сдвигом на четыре разр да сумматора и регистра частного, выход разрешени  установки нул  блока управлени  подключен ко входу установки нул  младшей тетрады регистра частного, а выход разрешени  установки в 9 блока управлени  - ко входу установки в 9 младШей тетрады регистра частного, выходы разрешени  прибавлени  и вычитани  единицы блока управлени  подключены ко входам прибавлени  и вычитани  единицы регистра частного, отличаюшеес   тем, что, с целью повьпыени  быстродействи , устройство содержит регистр скорректированного делител , регистр переносов и управл емый коммутатор, выходы переноса каждой тетрады cj wMaTopa подключены к информационным входам регистра переносов, вход упргшлени  занесением значений переносов которого подключен к выходу разрешени  приема значений переносов блока управлени , вьгход разрешени  сдвига которого соединен со входом управлени  сдвигом на один разр д регистра переносов, выход разрешени  установки в единицу блока управлени  подключен ко входу установки в единицу младшего разр да регистра переносов, причем управл емый коммутатор состоит из коммутирующих узлов, число которых равно числу дес тичных разр дов операндов , вчоды комм)тпрующих узлов  вл ютс  входами управл емого коммутатора, при этом , перва  и втора  группы информационных входов каждого коммутирующего узла подключены к выходам соответствующие тетрад регистра делител  и регистра скорректированного делител , зшравл ющий вход переноса каждого коммутирзоошего узла подключен к соответствующему управл ющему входу переноса управл емого коммутатора, соединенного с выходом соответствующего разр да регистра переносов, первый и второй управл ющие входы знака всех комм}ггирующих узлов подключены к первому и второму знаковому выходам блока управлени  соответственно, а выходы коммути- . рующих узлов  вл ютс  выходами управл емого коммутатора и подключены к информационным входам сумматора. Источники информации, пртштые во внимание при экспертизе 1.Карцев М. А. Арифметика цифровых машин . М., Наука, 1969. с. 493.
2. 2.Авторское свидетельство СССР N 233296, кл. G 06 F 7/38, 1967.
3. 3.Карцев М. А. Арифметика цифровых . М., Наука, 1969, с. 524-525 (прототип).