SU817702A1 - Устройство дл умножени чисел - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ

Изобретение относитс  к вычисли тельной технике и может быть ИСПОЛЬ зовано при построении цифровых вычи лительных машин последовательного действи . Известно устройство дл  умножени последовательного типа, содержащее регистры множител , множимого и про изведени , одноразр дный сумматор последовательного.действи , блок управлени , логические элементы Ни ИЛИ И . Однако принцип работы такого уст ройства не позвол ет в полной мере использовать в нем динамические регистры с большой степенью интеграции , что приводит к росту аппаратур ных затрат и габаритов. Наиболее близким -к предлагаемому  вл етс  устройство дл  умножени  чисел, содержаще - регистры множител  множимого и произведени , одноразр дный сумматор последовательного действи , триггеры, логические элементы И и ИЛИ. В этом устройстве пр изведение и знак формируютс  на двух шинах, что требует дополнительной схемы дл  формировани  последователь ного кода результата на одной шине ИНедостатки устройства - низкое быстродействие и большие аппаратурные затраты. Цель изобретени  - упрощение устройства и увеличение быстродействи  его. Поставленна  цель достигаетс  тем, что устройство дл  умножени  чисел содержит регистры, сумматор, триггер, элементы И и элемент ИЛИ, причем вход первого регистра соединен с выходом сумматора, выход первого разр да второго регистра соединен с первым входом триггера, второй вход которого соединен с первой тактовой шиной устройства , а выход - с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому и второму входу сумматора, выход второго разр да первого регистра соединен с первым входом третьего элемента И и первым входом четвертого элемента И, выход которого соединен со вторым входом сумматора, выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого подключен ко входу второго регистра; второй разр д которого соединен с первым входом п того элемента И, выход которого соединен со вторым . входом элемента ИЛИ, вход третьего регист-ра соединен со вторым входом второго элемента И, первым входом шестого элемента И и выходом третьего регистра , выход шестого элемента И соединен с первым входом сумматора, второй вход четвертого элемента И соединен с выходом седьмого элемента И, первый вход которого соединен со вторыми входами соответственно первого , второго, третьего, п того и шестого элементов И и второй тактовой шиной устройства, третьи входы второго и третьего элементов и второй вход седьмого элемента И соединены с управл ющим входом устройства

В таблице представлено состо ние регистров и элементов устройства при вычислении произведени  0,110 х X 1,011 1,010010; на чертеже функциональна  схема предлагаемого устройства дл  умножени  чисел.

Устройство содержит первый регистр 1 (произведени ), сумматор 2, второй регистр 3 (множител ).триггер 4, первую тактовую шину 5, первый второй, третий и четвертые элементы И 6, 7, 8 и 9, элемент ИЛИ 10, п тый и шестой элементы И 11 и 12, третий регистр 13 (множимого), седьмой элемент И 14, вторую тактовую шину 15 и управл ющий вход 16 устройства.

Устройство содержит п-разр дные регистры 1 произведени , множител 

3и множимого 13 (п-разр дность сомножителей , включа  знаковый разр д) одноразр дный сумматор 2 последовательного действи , выход которого соединен со входом регистра 1 произведени , синхронизируемый D-триггер

4умножени , D-вход которого подключен к выходу первого разр да регистра 3, С-вход - к первой тактовой шине 5. Выход триггера 4 через элемент И 6 подключен ко второму входу сумматора 2, а через второй элемент.И 7 св зан с первым входом сумматора 2, выход второго разр да регистра 1 через элемент И 8 соединен со входом элемента ИЛИ 10, выход которого подведен ко входу регистра 3. Первый вход элемента И 11 св зан с выходом второго разр да регистра 3,выход и вход регистра 13 объединены и через элементы И 7 и 12 соединены с первым .входом сумматора 2, выход второго разр да регистра 1 через элемент И

:9 подключен ко второму, входу сумматора 4, вход ЗАПРЕТА элемента И 9 к Выходу элемента И 14, входы элементов И б, 8, 12и14и входы ЗАПРЕТА элементов И 7 и 11 - к тактовой шине 15, входы элементов И б, 12 и 14 и входы ЗАПРЕТА элементов И 7 и 8 подведены к управл ющему входу 16 устройства.

Работа устройства осуществл етс  по циклам, равным циклам циркул пии

информации в регистрах 1, 3 и 13, i длительность которых равна п тактов. Когда на выходах первого разр да динамических регистров в режиме хранени  наход тс  первые разр ды записанных в них чисел, на первой тактирующей шине 5 по вл етс  единичный сигнал Т1, соответствующий началу цикла Когда на выходах первого разр да наход тс  последние разр ды чисел, на второй тактирукмцей шине 15 по вл етс  единичный сигнал Т, соответствующий концу цикла.

Умножение двух чисел осуществл етс  за п циклов. На врем  последнего п цикла умножени  на управл ющем входе 16 устройства действует единичный сигнал. В исходном состо нии в регистрах 1, 3 и 13 записаны пр мые коды множител  и множимого младшими разр дами вперед, знаки в последних п-х разр дах,, в регистре 1 записан нулевой код .(цепи записи и хранени  кодов в регистрах на .чертеже не показаны ) . На врем  умножени  цепь циркул ции регистра 3 замыкаетс  со второго разр да через эле.менты 11 или 10 на свой вход. В последнем такте каждого цикла цепь циркул ции размыкаетс  сигналом Tf, (шина 15), поступающим на вход ЗАПРЕТА элемента И 11. Така  ко 1утаци  цепи циркул ции регистра 3 обеспечивает поступление на D-вход триггера 4 умножени  в первом такте каждого 1-го цикла умножени  (i 1,2,...,п) i-го разр да множител  и записи его по сигналу Т1 (шина 5) на триггер 4, который управл ет выдачей на вход сумматора 2 кода множимого в i-м цикле умножени . В первых (п-1) циклах умножени  по единичному состо нию триггера 4 на первый вход сумматора 2 через элемент И 7 поступает код множимого, по нулевому- состо нию - нулевой код, в пос-. ледних тактах сигналом Т (шина 15) блокируетс  поступление на вход сумматора 2 знака множимого.

Цепь циркул ции регистра 1 в пер-вых (п-1) циклах умножени  замыкаетс  со второго разр да через элемент И 9 и через сумматор 2 на свой вход. Така  коммутаци  регистра 1 обеспечивает запись в нем сформированных на сумматоре 2 частичных произведений и подачу на второй вход сумматора 2 в каждом i-м цикле (i-l)-ro частичного

произведений, сдвинутого на (i-l) разр дов вправо. Вьщвигаема  вправо младша  цифра i-го частичного произведени  в п-м такте каждого i-го цикла (кроме последнего п-го цикла)

О через элементы И 8 и ИЛИ 10 записываетс  в освобождающиес  разр ды регистра 3 . Блокировка такой записи в п-м цикле осуществл етс  сигналом с шины 16, поступающим на вход ЗАПРЕТИ

Claims (2)

1. 5 элемента И 8, и объ сн етс  тем, что последний n-ый цикл  вл етс  циклом обработки знаков. В последнем п-м цикле подача мно жимого на первый вход сумматора 2 ч рез элемент И 7 блокируетс  единичным сигналом с шины 16, подаваемым на вход ЗАПРЕТА элемента И 7, в п-м такте по сигналу Т f, через элемент И 12 на первый вход сумматора 2 посту пает знак множимого. Знак множител  в п-м такте п-го цикла поступает на второй вход суглматорб 2 с выхода триггера 4 умножени  через элемент И 6. Следовательно, на выходе сумматора 2 в п-м такте последнего цикла формируетс  знак результата как сумма по модулю два знаков множител  и множимого, при этом в п-м такте последнего цикла переноса из (n-l)-ro разр да быть не может, так как на первый вход сумматора в первых (п-1) тактах поступают нули, а цепь циркул ции регистра 1 в п-м такте п-го цикла блокируетс  сигналом с выхода элемента И 14, поступающим на вход ЗАПРЕГГА элемента И 9 Таким образом, п первых (п-1) циклах умножени  формируетс  произЧ ведение, ьдлгщшие разр ды которого з писаны в регистре, множител , старшие в регистре произведени , в п-м цикле - знак произведени . Эффективность предлагаемого устройства заключаетс  в упрс цении его за счет сокращени  аппаратурных затрат и повышении быстродействи  устройства. Известное и предлагаемо устройство содержат примерно равное количество логических элементов И и ИЛИ. В известном устройстве испол зуютс  три динамических регистра ра р дностью (п+1), в предлагаемом уст ройстве разр дность регистров равна п. Кроме того, в предлагаемом устройстве отсутствуют триггеры знака запоминани  младших разр дов произведени . .Следовательно выигрьн  в Оборудовании по сравнению с известным устройством составл ет величину L 2W pt3WpH-NW, где аппаратурные затраты на триггер) WP - аппаратурные затраты на один разр д динамического регистра; Wф - затраты на схему объединени  кодов знака и результа та. Цикл работы схемы известного уст ройства составл ет (п+1) такт и не равен циклу хранени  информации в других регистрах вычислительного устройства, в состав которого оно мо жет входить, т.е. цикл работы схемы известного устройства отличаетс  от машинного цикла. Это потребует допол нительных аппаратурных затрат при построении блока управлени , в частности на построение счетчика тактов. В предлагаемом устройстве цикл работы схемы совпадает с машинным циклом, что дает возможность использовать общие дл  вычислительного устройства тактирующие сигналы Т и Tf. Умножение в известном устройстве осуществл етс  за (п+1)п такт, в предлагаемом ...устройстве - за п тактов. Таким образом, врем  выполнени  операции умножени  в предлагаемом устройстве уменьшаетс  на один цикл. Формула изобретени  Устройство дл  умножени  чисел, содержащее регистры, сумматор,триггер , элементы И и элемент ИЛИ,о т личающеес  тем, что, с целью упрощени  устройства и увеличени  быстродействи , вход первого регистра,соединен с выходом сумматора , выход первого разр да второго . регистра соединен с первым входом триггера, второй вход которого соединен с первой тактовой шиной устройства , а выход - с первыми входами первого и второго элементов И, выходы которшх подключены соответственно к первому и второму входу сумматора, выход второго разр да первого регистра соединен с первым входом третьего элемента И и первым входом четвертого элемента И, выход которого соединен со вторым входом сумматора,выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого подключен ко входу второго регистра, второй разр д которого соединен с первым входом п того элемента И, выход которого соединен со вторым входом элемента ИЛИ, вход третьего регистра соединен со вторым входом второго. элем« нта И, первым входом шестого элемента И и выходом третьего регистра, выход шестого элемента И.соединен с первым входом сумматора, второй вход четвертого элеме 1та И оединен с выходом седьмого элемента , первый вход которого соединен со торыми, входами соответственно перого , второго, третьего, п того и естого элементов И и второй тактоой шиной устройства, третьи входы торого и третьего элементов И и вто- ; ой вход седьмого элемента И соедиены с управл ющим входом устройства. Источники информации, рин тые во внимание при., экспертизе 1. Авторское свидетельство СССР 608157, кл, Q 06 F 7/39, 1976.
2. 2. Соловьев Г.Н. Арифметические стройства ЭВМ. М., Энерги , 1978, . 123 (прототип).

   L(n

   1Ь

   I 7

   LTf

   n