SU491950A1

SU491950A1 - Двоичный арифметический блок

Info

Publication number: SU491950A1
Application number: SU2007198A
Authority: SU
Inventors: Виталий Петрович Боюн; Леонид Григорьевич Козлов; Юрий Яковлевич Ледянкин; Борис Николаевич Малиновский
Original assignee: Ордена Ленина Институт Кибернетики Ан Усср
Priority date: 1974-03-20
Filing date: 1974-03-20
Publication date: 1975-11-15

Description

1

Изобретение относитс к области цифровой вычислительной техники и предназначено дл использовани в специализированных однородных вычислительных устойствах.

Известно устройство, выполн ющее набор арифметических и логических операций и содержащее схему логического умножени , два полусумматора, триггеры результата и переноса и блок контрол на «нуль, соединенные таким образом, что два числа умножаютс с помощью схемы И, а результат умножени суммируетс первым полусумматором со значением переноса, полученного в предыдущем такте суммировани . Результат на выходе первого полусумматора складываетс со вторым числом, результат запоминаетс , а возникающий при этом перенос через элемент разделени заведен на вход триггера переноса . Второй вход элемента разделени св зан с выходом первого полусумматора. Выход второго полусумматора подключен ко входу блока контрол на «нуль.

Указанное устройство работает только в режиме последовательного суммировани входных величин, в то врем как при построеНИИ однородных специализированных устройств на базе двоичных арифметических блоков часто возникает необходимость предусмотреть автоматическую перестройку или всего устройства или отдельных его узлов с последовательного режима выполнени арифметико-логических операций на параллельный и наоборот.

Целью изобретени вл етс расщирение области применени двоичного арифметического блока за счет выполнени арифметикологических операций в последовательном и пapaЛv eльнoм режимах с автоматической перестройкой режима.

Указанна цель достигаетс тем, что выходы первого и второго коммутаторов соединены со входами первого и второго триггеров соответственно, входы обоих коммутаторов соединены с выходами триггера управлени , с выходом результата второго полусумматора и с выходом элемента разделени , выход первого триггера соединен со входом блока контрол на «нуль.

Схема устройства изображена на чертеже.

Устройство содержит полусумматоры 1 и 2, элемент разделени 3, коммутаторы 4 и 5, триггер управлени 6, триггеры 7 и 8, блок контрол на «нуль 9.

Каждый из коммутаторов выполнен на элементе И-ИЛИ. В составе полусумматора 1 содержитс одноразр дна схема логического умножени .

Выход результата первого полусумматора 1 соединен со входом второго полусумматора, выходы переносов обоих полусумматоров соединены со входами элемента разделени 3, входы первого 4 и второго 5 коммутаторов соединены с выходами триггера управлени 6, а также с выходами результата второго полусумматора 2 и выходом элемента разделени 3. Выходы коммутаторов 4 и 5 подключены ко входу первого 7 и второго 8 триггеров соответственно , выходы триггеров 7 и 8 соединены со входом блока контрол на «нуль. Выход 10 устройства вл етс выходом первого триггера, выход И-выходом блока контрол на «нуль, вход 12 соединен с триггером управлени , на входы 13 подаютс сигналами синхронизации по входам 14 и 15 на схему логического умножени , содержащуюс в составе первого полусумматора 1, две переменные , вход 16 вл етс вторым входом второго полусумматора.

Устройство работает следующим образом.

На входы 14 и 15 подаютс значени двух переменных, а результат их логического умножени с помощью первого полусумматора 1 складываетс со значением, поступающим с первого триггера 7. С помощью первого 4 и второго 5 коммутаторов результат сложени второго полусумматора 2 может быть подан или во второй триггер 8 (последовательный режим работы) или в первый триггер 7 (параллельный режим работы), а выход элемента разделени 3 при этом подключаетс на вход первого триггера 7 (последовательный режим работы) или на вход второго триггера 8 (параллельный режим работы)-в зависимости от состо ни триггера управлени 6.

Таким образом, если выход результата будет подключен ко входу второго триггера 8, то значение результата выполнени операции через выход 10 Может быть передано на вход следующего арифметического блока. Если же ко входу второго триггера 8 будет подключен выход элемента разделени 3, то на вход следующего арифметического блока через выход 10 будет подаватьс перенос. Значение результата , которое при этом будет подаватьс через первый триггер 7 на вход первого полусумматора 1, учтетс на следующем такте.

Claims

Формула изобретени

Двоичный арифметический блок, содержащий первый полусумматор, выход результата которого соединен со входом второго полусумматора , выходы переносов обоих полусумматоров соединены со входами элемента разделени , выход первого триггера соединен со входом первого полусумматора, выход второго триггера соединен со входом блока контрол на «нуль, коммутаторы, каждый из которых выполнен на элементе И-ИЛИ, триггер

управлени , отличающийс тем, что, с целью расщирени области применени , выходы первого и второго коммутаторов соединены со входами первого и второго триггеров соответственно, входы обоих коммутаторов

соединены с выходами триггера управлени , с выходом результата второго полусумматора и с выходом элемента разделени , выход первого триггера соединен со входом блока контрол на «нуль.

13 ef-

12