SU561966A1 - Вычислительна система дл обработки чисел и многомерных векторов - Google Patents
Вычислительна система дл обработки чисел и многомерных векторовInfo
- Publication number
- SU561966A1 SU561966A1 SU2092245A SU2092245A SU561966A1 SU 561966 A1 SU561966 A1 SU 561966A1 SU 2092245 A SU2092245 A SU 2092245A SU 2092245 A SU2092245 A SU 2092245A SU 561966 A1 SU561966 A1 SU 561966A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- computing system
- input
- register
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Advance Control (AREA)
Description
ветсгвующйх вычислнтелыиых устройств, выход устройства управлени соединен с первым входом репистра инструкций, второй вход которого соединен со вторым выходом запоминающего устройства, второй вход которого соединен с выходом репистра адреса.
В известных вычислительных системах определение момента окончани обработки п-роизБОДитс с помогцью схем, обна.руживающ1их момент окончани переходного процесса, протекающего при вынолнении какой-либо операции , при этом дл каждой операции необходима отдельна схема, учитывающа специфику выполнени этой операции. В св зи с этим дл обеспечени еозможности определени момента окончани операции необходимо большое количество оборудовани .
Цель изобретени - уменьшепие количества оборудовани .
Это достигаетс тем, что предлагаема вычислительна система содержит Л дешифраторов , суммирующий блок, блок сравнени и счетчик тактов, иричем выходы коммутаторов соединены со входами соответствующих дешифраторов , выходы которых соединены с соответствующими входами суммирующего блока, выход которого соединен с первым входом блока сравнени , второй вход которого соединен с выходом счетчика тактов, а выход - со входом блока пуска и входо1м счетчика тактов.
На чертеже показана схема предлагаемой вычислительной системы.
Вычислительна система содержит устройство управлени 1, соединенное двусторонними св з ми с блоком пуска 2 и регистром адреса 3, регистр инструкций 4, разделенный на .V групп разр дов, N коммутаторов 5, N вычислительных устройств 6 и заноминающее устройство 7, причем первый выход первой группы разр дов регистра инструкций 4 соединен с первыми информационными входами- всех коммутаторов 5, вторые информационные входы которых соединены соответственно с 1-N групнами разр дов регистра инструкций 4. Управл ющие входы всех коммутаторо:в 5 соединены с выходом «режим работы первой группы разр дов регистра инструкций 4. первые вход и выход запоминающего устройства 7 соединены соответственно с первыми выходаМИ и входами 1-Л вычислительных устройств 6, причем второй выход каждого вычислительного устройства 6 соединен со вторым входом последующего, а второй выход yV-ro вычислительного устройства 6 соединен со вторым входом первого вычислительного устройства 6, выходы каждого коммутатора 5 соединены с третьими входами соответствующих вычислительных устройств 6, выход устройства управлени 1 соединен с первым входом регистра инструкций 4, второй вход которого соединен со вторым выходом запоминающего устройства 7, второй вход которого соединен с выходом регистра адреса 3.
Кроме того, вычислительна система содержит Л дещифраторов 8, суммирующий блок 9, блок сравнени 10 и счетчик тактов 11, причем выходы .коммутаторов 5 соединены со входами соответствующих дешифраторов 8, выходы которых соединены с соответствующими входами суммирующего блока 9, выход которого соединен с первым входом блока сравнени 10, второй вход которого соедипен с выходом счетчика тактов 11, а выход - со входом блока пуска 2 и входом счетчика тактов 11.
Вычислительна система работает следуюп им образом.
Начало каждого цикла обработки отмечаетс блоком иуска 2, разрешающего работу устройства управлени 1. Инструкци , выполн ема В данном цикле, считываетс из запоминающего устройства 7 по адресам регистра адреса 3 и принимаетс в регистр инструкций 4 при наличии соответствуюидьх сигналов устройства управлени 1.
Содержимое регистра инструкций 4 через коммутаторы 5 поступает во все вычислительiHbie у стройства 6. Нри этом в зависимости от значени разр да «режим работы, вход щего в состав регистра инструкций 4, на входы вычислительных устройств 6 нропускаетс либо код пер1зой группы разр дов регистра инструкций 4, либо код из той группы разр дов , номер которой совпадает с номером вычислительного устройства 6.
В соответствии с полученными инструкци ми вычислительные устройства 6 выполн ют операции над операндами, один из которых поступает из запоминающего устройства 7, а другой - из соседнего вычислительного устройства 6.
Таким образом, вычислительна система производит последовательную обработку Л операндов, причем результат операции, выполн емой в каждом вычислительном устройстве 6, вл етс одним из операндов дл операции, выполн емой в соседнем вычислительном устройстве 6.
Ввиду того, что длительность различных операций не одинакова, врем обработки вычислительной системы групп из V операндов также не одинаково, так как содержимое всех V групп разр дов в регистре «нстрзкций 4 может быть различным.
Дл определени момента окончани обработки содержимое каждой группы разр дов регистра инструкций 4 (инструкци вычислительного устройства 6) с коммутаторов 5 постунает на соответствующий дешифратор 8. Дешифраторы 8 производ т преобразование кода числа, изображающего инструкцию Вычислительного устройства 6, в код числа, изображающего длительность выполн емой по этой инструкции операции в единицах времени , прин тых дл данной системы (например в дол х такта).
Эти числа поступают в суммирующий блок 9, в качестве которого может быть использовам сумматор Л чисел, где подсчитываетс суммарное врем , неоСходимое дл выподиени данной операции. Число с выхода суммирующего блока 9 ноступает в блок сравнени 10, в этот же блок подаетс сигнал с выхода счетчика тактов 11, подсчитывающего число тактов, прошедших с начала обработки группы операндов.
Когда число, поступающее из счетчика тактов И на входы блока сра;внени 10, становитс больше (или равно) числа, поступающего «3 суммирующего блока 9, на выходе блока сравненп 10 возникает сигнал окончани обработки, который поступает -в блок пуска 2. После этого блок пуска 2 может формировать сигнал начала нового цикла обработки дл устройства управлени 1.
Реализаци предложенной вычислительной системы позвол ет обеспечить высокое быстродействие системы при уменьшении количества оборудовани , необходимого дл выполнени блока окончани операций. Уменьшение оборудо 5ани достигаетс за счет того, что вместо узлов, индицирующих момент окончани операции в каждом вычислительном устройстве, применены дешифраторы 8, соединенные с выходами коммутаторов 5.
Claims (2)
1.Авторское свидетельство СССР № 330450, М. Кл.2 G 06F, 7/38, 03.06.70.
2.Л. Н. Преснухин, П. В. Нестеров, Цифровые вычислительные машины, «Высша школ а, 1974, стр. 149-150 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2092245A SU561966A1 (ru) | 1975-01-03 | 1975-01-03 | Вычислительна система дл обработки чисел и многомерных векторов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2092245A SU561966A1 (ru) | 1975-01-03 | 1975-01-03 | Вычислительна система дл обработки чисел и многомерных векторов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU561966A1 true SU561966A1 (ru) | 1977-06-15 |
Family
ID=20606104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2092245A SU561966A1 (ru) | 1975-01-03 | 1975-01-03 | Вычислительна система дл обработки чисел и многомерных векторов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU561966A1 (ru) |
-
1975
- 1975-01-03 SU SU2092245A patent/SU561966A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3689895A (en) | Micro-program control system | |
US4785421A (en) | Normalizing circuit | |
US3760369A (en) | Distributed microprogram control in an information handling system | |
US4228498A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
SU561966A1 (ru) | Вычислительна система дл обработки чисел и многомерных векторов | |
JPS5826584B2 (ja) | デ−タ処理装置 | |
US4723258A (en) | Counter circuit | |
US3033457A (en) | Multiplying-dividing arrangements for electronic digital computing machines | |
US3424898A (en) | Binary subtracter for numerical control | |
US4141077A (en) | Method for dividing two numbers and device for effecting same | |
US5381380A (en) | Divide circuit having high-speed operating capability | |
SU1164719A1 (ru) | Операционное устройство микропроцессора | |
SU662937A1 (ru) | Устройство дл вычислени функции | |
SU1256010A1 (ru) | Процессор дл реализации операций над элементами расплывчатых множеств | |
SU802963A1 (ru) | Микропрограммное устройство управле-Ни | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU920778A2 (ru) | Комбинированна вычислительна система | |
SU1195364A1 (ru) | Микропроцессор | |
SU1478213A1 (ru) | Устройство дл вычислени функций синуса и косинуса | |
SU1401448A1 (ru) | Устройство дл реализации булевых симметричных функций | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU1332328A1 (ru) | Процессор | |
SU437072A1 (ru) | Микропрограммное устройство управлени | |
SU773624A1 (ru) | Процессор с микропрограммным управлением и динамическим ветвлением |