Изобретение относитс к вычислительной технике и может быть испол зовано дл моделировани сложных ди намических процессов управлени движением объектов в реальном масштабе времени и решени различных научнотехнических задач (математической Физики, оптимального управлени и т. Д.) По основному авт. ев, № 530337 из вестна комбинированна вычислительна система, содержаща решающие бло ки, блоки пам ти чисел, кодов управлени , кодов настройки, коммутатор, блок управлени , цифровую вычислительную машину (ЦВМ) с соответствую ющими взаимосв з ми til. Недостатком известного устройства вл етс относительно низкое быстродействие , заключающеес в том, что цифрова вычислительна машина непосредственно подключаетс к блоку пам ти чисел. Это приводит к тому, что комбинированную вычислительную систему нельз использовать дл решени некоторого класса задач, св занного с непрерывным управлением быстродействующими процессами или движением объектов, так как на врем смены информации необходимо останавливать ход вычислений в решающих блоках , потому что одни и те. же чейки блока пам ти чисел используютс в качестве регистров сдвига в режиме решени и в качестве регистров дл приема { выдачи) параллельными кодами информационных слов в режиме обмена. Цель изобретени заключаетс в повышении быстродействи комбинированной вычислительной системы. Поставленна цель достигаетс тем, что комбинированна вычислительна система содержит два буферны: блока пам ти, адресные входы которых соединены с адресным выходом цифровой вычислительной машины, информационный выход которой подключен к информационному входу второго буферного блока пам ти, выход которого соединен с ин формационным входом блока пам ти чисел , информационный выход которого соединен с информационным входом пер вого буферного блока пам ти, выход которйго соединен с информационным входом ЦВМ. управл ющие входы первог и второго буферных блоков пам ти соединены с соответствующим выходом блока управлени . Введение буферных блоков пам ти в устройство позвол ет повысить быст родействие, во-первых, за счет совмещени передачи данных из цифровой вычислительной машины во второй буферный блок пам ти и передачи данных из решающих блоков в первый буферный блок пам ти с процессом вычислени решающих блоков, во-вторых, за счет организации более быстрой передачи данных из второго буферного блока па м ти в блок пам ти чисел параллельно по словам.и параллельно или последовательно по разр дам в процессе обме на информацией цифровой вычислительной машины с решающими блоками. На чертеже представлена структурна схема комбинированной вычислител ной системы. Система содержит цифровую вычислительную машину 1, соединенную ад ресным выходом 2 и информационными выходом 3 и входом 4 с блоками пам ти чисел 5, пам ти кодов настройки 6 пам ти кодов управлени 7 и с блоком коммутации 8, соединенным выходами и входами с информационными входом и выходом каждого решающего блока 9-i У соединенного другими информационными выходом и входом с блоком пам ти чисел 5 и настроечными входами с выходом блока пам ти кодов настройки 6, блок управлени 10, подключенный дву сторонними св з ми к блокам пам ти чисел 5 и пам ти кодов управлени 7 и управл ющими выходами к решающим блокам 9-1 9 п и цифровой вычислительной машине 1, первый буферный блок пам ти 11, информационный вход которого соединен с блоком пам ти чисел 5, а выход - с информационным входом 4 цифровой вычислительной машины 1, второй буферный блок пам ти 12, подключенный информационным выходом к блоку пам ти чисел 5 и входом к выходу 3 цифровой вычислительной машины 1, соединенной адресным выходом 2 с первым.и вторым буферным блоками .пам ти, управл ющие выходы 13 блока управлени 8, кроме того, подключены ко всем блокам пам ти 5, 6, 7, 11 и 12 и блоку коммутации 8. Комбинированна вычислительна система в зависимости от класса решаемых задач работает в следующих основных режимах: последовательном, параллельном и одиночном. Последовательный режим работы характеризуетс последовательной во времени работой цифровой вычислительной машины 1 и решающих блоков . Этот режим работы вычислительной системы встречаетс при решении задач оптимального управлени и математической физики, в которых решающие блоки используютс в качестве структурной подпрограммы цифровой вычислительной машины дл быстрого решени систем алгебраических (дифференциальных ) ураэнений. Дл этого режима работы наиболее быстродействующей вл етс организаци передачи числовых данных из циф- ровой вычислительной машины 1 (и наоборот ) непосредственно в блок пам ти чисел 5, так как результаты, полученные процессором цифровой вычислительной машины и вл ющиес начальными зна.чени ми. дл решакйцих блоков, отсылаютс в блок пам ти чисел 5, который благодар своему подключению к адресным и информационным шинам цифровой вычислительной машины составл ет некоторую часть ее оперативной пам ти. Параллельный режим работы комбинированной вычислительной системы выполн етс при одновременной работе цифровой вычислительной машины и решающих блоков, например, при моделировании сложных динамических систем. Одиночный режим работы системы заключаетс в выполнении операций вычи. слений только решающими блоками , а цифрова вычислительна машина 1 осуществл ет вывод управл ющих и информационных слов в решающие блоки по сигналам прерывани , сформированным блоком управлени 10. Этот режим работы встречаетс при программном управлении движением объектов по заранее известной траектории (программе ) . Дл последних двух режимов работы наиболее быстродействующей вл етс организаци передачи данных между цифровой вычислительной машиной и решающими блоками через первый 11 и второй 12 буферные блоки пам ти. За счет совмещени передачи чисел из цифровой вычислительной машины во второй буферный блок пам ти 12 и из решающих блоков в первый буферный блок пам ти 11 с процессом вычислени решающих блоков врем ввода числовых данных в решающие блоки определ етс временем передачи чисел из второго буферного блока пам ти 12 в блок пам ти чисел 5. Это врем при передаче данных параллельно по словам и параллельно по оазр дам, практически равно времени выполнени одного такта, осуществл ющего передачу чисел из второго буферного блока пам ти 12 в блок пам ти чисел 5, То е. в этом случае возможно осущест вл ть смену начальных значений в решающих блоках без останова в них про цесса решени . Рассмотрим некоторые принципы организации совместной работы цифровой вычислительной машины и решающих бло ков, характерные дл трех режимов работы вычислительной системы. Перед началом работы цифрова вычислительна машина выполн ет с помо щью команды Передача ввод числовой информации, кодов коммутации, кодов настройки и кодов управлени соответ ственно в блок пам ти чисел 5, блок коммутации 8, в блоки пам ти кодов настройки 6 и пам ти кодов управлени 7. Каждому типу передаваемой информациу соответствуют коды признака информации, которые передаютс в фик сированные чейки блока пам ти 7 В COOT велстВИИ с этими кодами признаков блок управлени 10 на выходе 13 формирует сигналы разрешени на ввод информации в соответствующие блоки пам ти 5, 6, 7, 11и12и блок коммутации 8, а выбор чейки в блоках п пам ти выполн етс с помощью адресны выходов 2 цифровой вычислительной ма шины. Ввод кодов коммутации, кодов настройки и некоторых кодов управлени , задающих врем решени блоков , производитс обычно один раз на все врем решени задачи. Затем в процессе выполнени программы цифровой вычислительной машиной происходи только смена начальных условий решаю щих блоков в чейках блока пам ти чисел 5. После ввода исходной информации блок пам ти кодов настройки 6 осуществл ет настройку каждого решающего блока на выполнение определенной операции (суммировани , интегрировани и т. д.), блок коммутации 8 выполн ет соединение выходов и входов решающих блоков в соответствии с кодами коммутации, задающими адреса входов рзшающих блоков, и адресами на адресном выходе 2 цифровой вычислительной машины, определ ющими адреса выходов решающих блоков о По управл ющему слову с кодом признака пуска, переданным цифровой вычислительной машиной в фиксированную чейку блока пам ти кодов управлени 7, производитс пуск блоков на решение задачи. При этом цифрова вычислительна машина переключаетс на выполнение другой программы или находитс в режиме ожидани (останов) процессе работы решающих блоков выполн етс одновременный сдвиг в данных чейках блока пам ти чисел 5 тактовыми импульсами блока управлени 10 (кажда чейка соединена с соответствующим решающим блоком и используетс в качестве регистра сдвига ). После останова работы решающих блоков блоком управлени 10 вырабатываетс сигнал, который прерывает работу цифровой вычислительной машины над выполнением текущей программы или осуществл ет пуск ее на продолжение выполнени старой программы, и результаты решени блоков считываютс цифровой вычислительной машиной из блока пам ти чисел 5 или первого буферного блока пам ти 11 в зависимости от режима работы комбинированной вычислительной системы, который также задаетс цифровой вычислительной машиной, передачей кода в Фиксированную чейку блока пам ти . кодов управлени 7. В соответствии с этим кодом блок управлени 10 разрешает выдачу чисел по одним и тем же адресам или из чеек буферного блока или блока пам ти чисел 5. Кроме того, цифрова вычислительна машина может произвести считывание информации о. состо нии решающих блоков из фиксированных чеек пам ти блока пам ти кодов управлени 7 Использование первого и второго буферных блоков пам ти повышает быстродействие комбинированной вычислительной системы при решении круга задач за счет организации более быстрой передачи данных между цифровой вычислительной машиной и решающими
блоками, позвол ющей производить сме ну начальных значений в решающих блоках без останова в них процесса вычислени . Это новое качество выгодно отличает предлагаемое устройство от известного и приводит к расширению класса решаемых задач, а следовательно , и сферы применени устройства.