RU1830532C

RU1830532C - Устройство дл оценки точности вычислений

Info

Publication number: RU1830532C
Application number: SU904907270A
Authority: RU
Inventors: Александр Владимирович Александров; Александр Николаевич Лисиченок; Николай Борисович Парамонов; Николай Александрович Шестериков
Original assignee: Войсковая Часть 03425
Priority date: 1990-11-23
Filing date: 1990-11-23
Publication date: 1993-07-30

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при отладке и оценке точности многоверсионных программ. Цель изобретени - повышение точности оценки. Поставленна цель достигаетс за счет возможности сопоставительной оценки точности вычислений при многовариантной реализации вычислительной функции и определении, какой из вариантов реализации вл етс более точным как на одном выбранном наборе исходных данных, так и на заданном потоке исходных данных. 2 ил., 1 табл.

Description

Изобретение относитс к области вычислительной техники и может быть использовано при отладке и оценке точности многоверсионных программ.

Цель изобретени - повышение точности оценки.

На фиг. 1 приведена структурна схема устройства; на фиг. 2 - временна диаграмма подачи синхросигналов дл работы устройства .

Устройство содержит регистры 1,2 первого и второго операндов, регистры 3, 4, погрешностей первого и второго операндов , л блоков 5 вычислений, каждый из которых содержит счетчик 6, схему сравнени 7, узел вычислений 8, первый 9 и второй 10 сумматоры, первый 11 и второй 12 умножители . Кроме того, устройство содержит регистр 13 допустимой погрешности, регистр 14 состо ни , регистр 15 результата, регистр 16 погрешности результата, блок приоритета 17, первый 18 и второй 19 мультиплексоры, распределитель 20 импульсов , вход 21 пуска, группу 22 выходов результата, группу 23 выходов погрешности результата и группу 24 выходов сбоев,

На фиг. 2 приведены временные диаграммы работы устройства, где С1 - сигнал на синхровходе узла 8, на врем действи которого с выходов узла пам ти 8 снимаютс информационные сигналы, С2 -сигнал на синхровходе схемы 7, во врем действи которого выдаетс результат сравнени , СЗ - синхросигнал регистра 14, передним фронтом которого записываетс информаци в регистр 14, С4 - сигнал синхронизации выходных регистров, передний фронт которого обеспечивает запись входной информации .

Сигналы С1 - С4 вырабатываютс распределителем 20 импульсов.

Устройство работает следующим образом .

В узел 8, представл ющий собой блок пам ти каждого из блоков вычислений 5 предварительно заноситс информаци о своей версии значений реализации выполн емой функции z, ее производных dz/dx и dz/dy no каждому из аргументов и методической погрешности d данной версии реализации функции (например, оценка отбрасываемого члена разложени в р д).

Счетчики и регистры обнулены (цепи сброса условно не показаны) каждый цикл работы устройства состоит в следующем. В регистры 1 -4 и 13 занос тс соответственно значени операндов, их погрешности и допустима погрешность вычислений. На вход распределител 20 со входа 21 устройства поступает сигнал пуска, который запускает очередной цикл работы устройства. С приходом сигнала С1 на выходах узлов 8 сформируютс соответствующие значени производных dz/dx, dz/dy и методической погрешности d. На выходе умножителей 11, 12 будут вычислены значени частных погрешностей dx/х Дх и d/y. Ay, которые суммируютс на сумматоре 9, на выходе сумматора 11 - полна погрешность, включающа методическую погрешность d, то есть на первый вход схемы 7 сравнени и соответствующий информационный вход мультиплексора 19 подаетс значение погрешности , вычисленное по формуле

А dz/dx + dz/dy + d.

Кроме того, с выходов результата узла 8 значени z подаютс на соответствующие информационные входы мультиплексора 18.

По сигналу С2 схемы 7 сравнени выдают результаты сравнени , характеризующие допустимую погрешность 6. Если погрешность вычислений функции больше допустимой, то на выходе схему 7 по витс единица, котора по сигналу СЗ увеличит на единицу содержимое счетчика 6 и запишетс в соответствующий разр д сигнала регистра 14. Блок 17 формирует адрес выбранной версии реализованной функции. Прошивка блока 17 определ ет выбор первой версии реализации функции, дл которой погрешность не превосходит допустимую.

Пример задани таблицы истинности блока 17 дл трехверсионной реализации приведен в таблице.

По сигналу С4 выбранное значение z записываетс в регистр 15, а значение Дг- в регистр 16.

Устройство готово к следующему циклу работы. Диаграмма подачи сигналов С1 - С4 приведены на фиг. 2.

Количество сбоев, подсчитанное в счетчиках 6, определ ет точность соответствующей версии реализуемой функции.

Claims

Формула изобретени

Устройство дл оценки точности вычислений , содержащее распределитель импульсов , вход пуска которого вл етс

одноименным входом устройства, регистр первого и регистр второго операндов, регистр погрешности первого и регистр погрешности второго операндов, регистр

допустимой погрешности, регистр погрешности результата, группа выходов которого вл етс группой выходов погрешности результата устройства и блок вычислений, в состав которого вход т узел вычислений,

0 два умножител , первый сумматор и схема сравнени , перва группа информационных входов которой подключена к группе разр дных выходов регистра допустимой погрешности , первый и второй и третий

5 выходы распределител импульсов соединены с синхровходами регистра погрешности результата, схемы сравнени и узла вычислений, перва и втора группы информационных входов которого подключены к

0 группам разр дных выходов регистров первого и второго операндов соответственно, перва и втора группы выходов частных производных узла вычислений соединены с первыми группами входов первого и второ5 го умножителей соответственно, вторые группы входов которых подключены к группам разр дных выходов регистра погрешности первого и регистра погрешности второго операндов соответственно, о т л и0 чающеес тем, что, с целью повышени точности, в него введены п-1 блоков вычислений , где п - возможное число реализаций вычисл емой функции, регистр состо ни , блок приоритета, два мультиплексора и ре5 гистр результата, кроме того, каждый 1-й блок вычислений (I .1, п) дополнительно содержит второй сумматор и счетчик сбоев, причем группы выходов первого и второго умножителей соединены с первой и второй

0 группами входов первого сумматора, группа выходов которого соединена с первой группой входов второго сумматора, втора группа входов которого подключена к группе выходов методической погрешности узла

5 вычислений, группа выходов второго сумматора соединена с второй группой информационных входов схемы сравнени , выход схемы сравнени соединен со счетным входом счетчика сбоев, первые и вторые группы

0 информационных входов узла вычислений J-ro блока вычислений (j 2,п -1) подключены к группам разр дных выходов регистров первого и второго операндов соответственно , вторые группы входов первого и второго

5 умножителей J-ro блока вычислений подключены к группам разр дных выходов регистров погрешности первого и второго операндов соответственно, перва группа информационных входов схемы сравнени J-ro блока вычислений подключена к группе

разр дных выходов регистра допустимой погрешности, синхровходы схемы сравнени и узла вычислений j-ro блока вычислений подключены соответственно к второму и третьему выходам распределител импульсов , четвертый выход которого соединен с синхровходом регистра состо ни и с входом разрешени счетчика сбоев 1-го блока вычислений, выход переполнени счетчика сбоев 1-го блока вычислений вл етс 1-м выходом группы выходов сбоев устройства, выход схемы сравнени 1-го блока вычислений соединен с 1-м информационным входом регистра состо ни , группа выходов которого соединена с группой входов блока приоритета, группа выходов которого соединена поразр дно с адресными входами первого и второго мультиплексоров, группы выходов которых соединены с группами информационных входов регистра погрешности результата и регистра результата, синхровход которого подключен к первому выходу распределител импульсов, 1- группа информационных входов первого мультиплексора подключена к группе выходов

второго сумматора 1-го блока вычислений, 1- группа информационных входов второго мультиплексора подключена к группе выходов результата узла вычислений 1-го блока вычислений, группа разр дных выходов ре-.

гистра результата вл етс группой выходов результата устройства.

П р и м е ч а н и е: Х1 - ХЗ - входы. Y1 - Y3 - выходы. Значение в таблице означает произвольный сигнал (либо 0, либо 1).

СЗ

С4

С5

П

д

Фие.2