JPS63133270A - 浮動小数点演算処理装置 - Google Patents
浮動小数点演算処理装置Info
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- JPS63133270A JPS63133270A JP61279587A JP27958786A JPS63133270A JP S63133270 A JPS63133270 A JP S63133270A JP 61279587 A JP61279587 A JP 61279587A JP 27958786 A JP27958786 A JP 27958786A JP S63133270 A JPS63133270 A JP S63133270A
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- 238000012545 processing Methods 0.000 claims abstract description 35
- 239000000284 extract Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
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- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
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- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2101/04—Trigonometric functions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、様々な数値演算機能を提供する数値演算専用
処理装置に係り、特に浮動小数点型の四則演算及び種々
の超越関数演算に好的な浮動小数点演算処理装置に関す
る。
処理装置に係り、特に浮動小数点型の四則演算及び種々
の超越関数演算に好的な浮動小数点演算処理装置に関す
る。
従来、高速演算器、マイクロシーケンサ（マイクロプロ
グラム・シーケンス・コントローラ）及びレジスタファ
イル等から成る演算ユニットは、口径エレクトロニクス
１９８６年７月１４日号（翫３９９）、第１７１頁から
１８５頁にみられる様に、データＲＯＭとして小規模の
ものを備え、ＩＭ数演算組み込み時に必要となる関数収
束式の係数を持たせるのが一般的である。
グラム・シーケンス・コントローラ）及びレジスタファ
イル等から成る演算ユニットは、口径エレクトロニクス
１９８６年７月１４日号（翫３９９）、第１７１頁から
１８５頁にみられる様に、データＲＯＭとして小規模の
ものを備え、ＩＭ数演算組み込み時に必要となる関数収
束式の係数を持たせるのが一般的である。
従来の演算プロセッサでは、上述した様に小規模な定数
データしか持たないため、超越関数等を３を算する場合
、古典的によく知られる収束式をある初期値から直接反
復演算行って結果を得る方式を採る。その場合定数デー
タＲＯＭには、級数の係数を格納する。上記の方式では
、演算オペレーションのステップ数が数十ステップと多
くなり、ＶＬＳＩで現在提供されている最も高速なＡＬ
Ｖ及び乗算器（演算時間１００〜１５０ｎｑ）を用いて
も３μｓ〜１０μｓ８度の関数演算時＋１．ｌｆｆを必
要とする。ゆえに関数演算に関しては、既存のマイクロ
・プロセッサ用の演算コプロセッサに対して、高価な割
に加減乗算程の性能比を得ることができないという問題
点があった。
データしか持たないため、超越関数等を３を算する場合
、古典的によく知られる収束式をある初期値から直接反
復演算行って結果を得る方式を採る。その場合定数デー
タＲＯＭには、級数の係数を格納する。上記の方式では
、演算オペレーションのステップ数が数十ステップと多
くなり、ＶＬＳＩで現在提供されている最も高速なＡＬ
Ｖ及び乗算器（演算時間１００〜１５０ｎｑ）を用いて
も３μｓ〜１０μｓ８度の関数演算時＋１．ｌｆｆを必
要とする。ゆえに関数演算に関しては、既存のマイクロ
・プロセッサ用の演算コプロセッサに対して、高価な割
に加減乗算程の性能比を得ることができないという問題
点があった。
モ礪町嫉＃支耕キ功キ４ミ４．ｎ−Ｊ！裾一本発明の目
的は、それ程高速な演算処理回路や乗算器を用いずとも
、浮動小数点タイプの関数演算処理において、既存のマ
イクロプロセッサ用演算コプロセッサに比して加減乗算
並に高い性能比を得ることができるマイクロ・プログラ
ム制御方式の浮動小数点演算処理装置を提供することに
ある。
的は、それ程高速な演算処理回路や乗算器を用いずとも
、浮動小数点タイプの関数演算処理において、既存のマ
イクロプロセッサ用演算コプロセッサに比して加減乗算
並に高い性能比を得ることができるマイクロ・プログラ
ム制御方式の浮動小数点演算処理装置を提供することに
ある。
本発明の上記目的は、関数曲線を必要とされる演算精度
を得るに十分なだけ細分化しその関数値を浮動小数点フ
ォーマットによりＲＯＭ化することによって、マイクロ
シーケンサが直接操作可能な関数テーブルＲＯＭを必要
なだけ持ち、テーラ−展開の１次または２次程度の簡単
な浮動小数点型 間することによって、ごく少ない基本演算及びオペレー
ションステップ数でマイクロ・プログラム制御し、浮動
小数点演算処理装置内で直接関数演算処理を行うことに
より、達成される。
を得るに十分なだけ細分化しその関数値を浮動小数点フ
ォーマットによりＲＯＭ化することによって、マイクロ
シーケンサが直接操作可能な関数テーブルＲＯＭを必要
なだけ持ち、テーラ−展開の１次または２次程度の簡単
な浮動小数点型 間することによって、ごく少ない基本演算及びオペレー
ションステップ数でマイクロ・プログラム制御し、浮動
小数点演算処理装置内で直接関数演算処理を行うことに
より、達成される。
十分な分解能の関数テーブルＲＯＭを持ち、それを利用
し浮動小数点演算器等により補間演算を行い結果を得る
方式によれば、収束式の反世演算により結果を得る方式
比較すると基本演算回数を３分の１程度以下に減少させ
ることが可能であり（ただしテーブル分解能による）、
それに応じて関数演算処理時間も大幅に減少させること
ができる。
し浮動小数点演算器等により補間演算を行い結果を得る
方式によれば、収束式の反世演算により結果を得る方式
比較すると基本演算回数を３分の１程度以下に減少させ
ることが可能であり（ただしテーブル分解能による）、
それに応じて関数演算処理時間も大幅に減少させること
ができる。
息下１本発明の実施例を図面により説明する。
第１図は、本発明の７・メ動小数点演算処理装置の一実
施例を示すハードウェアブロック図である。
施例を示すハードウェアブロック図である。
この図において、本装置は、ホストプロセッサと２マク
ロ命令やアドレッシング情報も８むマ）ｔ ｏ命令及び
コントローライご号等をやりとりする外部バスインター
フェース１を介して、外部のホストプロセッサの指令に
基づいて必要な浮動小数点演算処理を行い、結果を返す
。
ロ命令やアドレッシング情報も８むマ）ｔ ｏ命令及び
コントローライご号等をやりとりする外部バスインター
フェース１を介して、外部のホストプロセッサの指令に
基づいて必要な浮動小数点演算処理を行い、結果を返す
。
内部は、ホスト・プロセッサからのマクロ命令を解析し
、内部の命令（マイクロ・シーケンサの実行開始先頭ア
ドレス）に変換するマクロ命令デコーダ２と、変換され
た命令を一つ前に実行中の命令処理が完了するまで一時
的に蓄えておく命令キュー３と、命令キュー３から命令
を受けとりマイクロ命令によりマイクロ・プログラムが
→かれているマイクロプログラムメモリから順次命令を
読み出しながらマイクロ命令に指示された必要な要求処
理動作に応じてコントロール線Ｊ１〜ＪＩＯにより周辺
回路を制御していくマイクロシーケンサ４（マイクロ・
シーケンス・コントローラ）と、ホスト・プロセッサか
ら指令されたレジスタ等のアドレス情報を解析し、アド
レッシングモードを決定するアドレッシングユニット１
２等のコントロールユニットと、符号５〜１１に示す周
辺ユニットから構成される。周辺ユニット５〜１１は、
マイクロ・シーケンサ４のコントロール線Ｊδ〜Ｊｅに
より制御される。周辺ユニットは、浮動小数点加減算や
フォーマット変換及び多少のロジック処理等の機能を有
する演算処理回路５と、浮動小数点乗算を行う乗算器６
と、汎用レジスタファイル７と、処理の途中結果等を一
的的に蓄わえておくワークレジスタ８と、関数曲線を浮
動小数点フォーマットにてテーブル化して持つ大規模関
数テーブルＲＯＭｌ０と、テーブルで０Ｍｌ０のアドレ
スを指示するテーブルＲＯＭアドレス・ラッチ９と、演
算に使用する係数等の定数データを持つ定数ＲＯＭＩＩ
等とで構成されている。コントロール線Ｊｌ−ＪＩＯは
各コントロールユニット及び周辺ユニットへ必要な本数
ずつ接続されており、各ユニットはマイクロシーケンサ
４から独立に制御可能である。
、内部の命令（マイクロ・シーケンサの実行開始先頭ア
ドレス）に変換するマクロ命令デコーダ２と、変換され
た命令を一つ前に実行中の命令処理が完了するまで一時
的に蓄えておく命令キュー３と、命令キュー３から命令
を受けとりマイクロ命令によりマイクロ・プログラムが
→かれているマイクロプログラムメモリから順次命令を
読み出しながらマイクロ命令に指示された必要な要求処
理動作に応じてコントロール線Ｊ１〜ＪＩＯにより周辺
回路を制御していくマイクロシーケンサ４（マイクロ・
シーケンス・コントローラ）と、ホスト・プロセッサか
ら指令されたレジスタ等のアドレス情報を解析し、アド
レッシングモードを決定するアドレッシングユニット１
２等のコントロールユニットと、符号５〜１１に示す周
辺ユニットから構成される。周辺ユニット５〜１１は、
マイクロ・シーケンサ４のコントロール線Ｊδ〜Ｊｅに
より制御される。周辺ユニットは、浮動小数点加減算や
フォーマット変換及び多少のロジック処理等の機能を有
する演算処理回路５と、浮動小数点乗算を行う乗算器６
と、汎用レジスタファイル７と、処理の途中結果等を一
的的に蓄わえておくワークレジスタ８と、関数曲線を浮
動小数点フォーマットにてテーブル化して持つ大規模関
数テーブルＲＯＭｌ０と、テーブルで０Ｍｌ０のアドレ
スを指示するテーブルＲＯＭアドレス・ラッチ９と、演
算に使用する係数等の定数データを持つ定数ＲＯＭＩＩ
等とで構成されている。コントロール線Ｊｌ−ＪＩＯは
各コントロールユニット及び周辺ユニットへ必要な本数
ずつ接続されており、各ユニットはマイクロシーケンサ
４から独立に制御可能である。
各ユニット間及び浮動小数点演算処理装置とホストプロ
セッサ間は、ｊを除く符号ａ〜■に示すデータバス、ア
ドレスバス、コントロールバス等で連絡している。ａは
、ホストプロセッサから外部バスインターフェース１に
至るデータバス、同様に、ｂはアドレスバス、Ｃはコン
トロールバスである。ｄは内部の各ユニット間を結ぶ双
方向のデータバス、ｋはアドレッシングユニット１２に
より発生された汎用レジスタファイル７のアドレッシン
グ情報を運ぶアドレスバスである。ホストプロセッサの
指令情報は外部バスインターフェース１により加工され
た後、命令及びアドレッシングバスｅとコントロールバ
ス５によってアドレッシングユニット１２及び命令デコ
ーダ２に供給される。コントロール線のうちｊｔ＋ ｊ
ｚｏ、 １等は。
セッサ間は、ｊを除く符号ａ〜■に示すデータバス、ア
ドレスバス、コントロールバス等で連絡している。ａは
、ホストプロセッサから外部バスインターフェース１に
至るデータバス、同様に、ｂはアドレスバス、Ｃはコン
トロールバスである。ｄは内部の各ユニット間を結ぶ双
方向のデータバス、ｋはアドレッシングユニット１２に
より発生された汎用レジスタファイル７のアドレッシン
グ情報を運ぶアドレスバスである。ホストプロセッサの
指令情報は外部バスインターフェース１により加工され
た後、命令及びアドレッシングバスｅとコントロールバ
ス５によってアドレッシングユニット１２及び命令デコ
ーダ２に供給される。コントロール線のうちｊｔ＋ ｊ
ｚｏ、 １等は。
命令キュー３や外部バスインターフェース１へ〇−アク
ノリッジ信号、レディー信号、ビジー信号等として用い
ている。
ノリッジ信号、レディー信号、ビジー信号等として用い
ている。
本発明の装置の特徴は、マイクロ・シーケンサ４がコン
トロール線ｊ４とテーブルＲＯＭアドレスラッチ９によ
り直接抛作可能な大規模関数テーブルＲＯＭｌ０を備え
たことである。マイクロシーケンサ４は、データバスｄ
を使って、演算論理回路５や乗算器６及びレジスタ群７
，８の処理結果や蓄えられたデータをテーブルＲＯＭア
ドレスラッチ９上に直接セットすることができる。テー
ブルＲＯＭアドレスラッチ９は、ＲＯＭアドレス線ｉに
より、テーブルＲＯＭｌ０へ必要なテーブルインデック
ス情報を供給することができる。
トロール線ｊ４とテーブルＲＯＭアドレスラッチ９によ
り直接抛作可能な大規模関数テーブルＲＯＭｌ０を備え
たことである。マイクロシーケンサ４は、データバスｄ
を使って、演算論理回路５や乗算器６及びレジスタ群７
，８の処理結果や蓄えられたデータをテーブルＲＯＭア
ドレスラッチ９上に直接セットすることができる。テー
ブルＲＯＭアドレスラッチ９は、ＲＯＭアドレス線ｉに
より、テーブルＲＯＭｌ０へ必要なテーブルインデック
ス情報を供給することができる。
第２図はテーブルＲＯＭアドレスラッチ９とテーブルＲ
ＯＭｌ０との部分のブロック図を示す。
ＯＭｌ０との部分のブロック図を示す。
この図において、テーブルＲＯＭｌ０は、ある関数を計
算する場合、独立に入手可能な関数値を独立した複数の
テーブルＲＯＭに分けて格納し、１つのインデック情Ｗ
ｉｉにてアクセスする。この例では、２つのテーブルＲ
ＯＭ１０ａ、１０ｂに分けた場合を示している。テーブ
ルＲＯＭ１２は、アクセスタイム１５０ｎｓ、容量２５
６ｋｂ ｉ を程度のＥＰＲＯＭを使い１データ当り３
２ｂｉｔの浮動小数点フォーマットで構成する。
算する場合、独立に入手可能な関数値を独立した複数の
テーブルＲＯＭに分けて格納し、１つのインデック情Ｗ
ｉｉにてアクセスする。この例では、２つのテーブルＲ
ＯＭ１０ａ、１０ｂに分けた場合を示している。テーブ
ルＲＯＭ１２は、アクセスタイム１５０ｎｓ、容量２５
６ｋｂ ｉ を程度のＥＰＲＯＭを使い１データ当り３
２ｂｉｔの浮動小数点フォーマットで構成する。
関数によって分解精度は異なるが、２５６ｋｂｉｔのＲ
ＯＭ４個で２〜４関数の関数テーブルが持てるため、テ
ーブルＲＯＭは非常に安価に構成可能である。各テーブ
ルＲＯＭｌ０ａ、１０ｂにはそれぞれ高速スイッチバッ
ファ１０ｃ、１０ｄが設けられている。高速スイッチバ
ッファＬＯｃ。
ＯＭ４個で２〜４関数の関数テーブルが持てるため、テ
ーブルＲＯＭは非常に安価に構成可能である。各テーブ
ルＲＯＭｌ０ａ、１０ｂにはそれぞれ高速スイッチバッ
ファ１０ｃ、１０ｄが設けられている。高速スイッチバ
ッファＬＯｃ。
１０ｄはデータバスｄへのテーブルＲＯＭからのデータ
出力を、ＲＯＭのアクセスと独立して高速に行う。この
結果、ｄに示すデータバスが一系統しかなくても、２つ
のテーブルＲＯＭのアクセス動作を並行して行うことが
できる。マイクロシーケンサ４の動作サイクルタイムを
６０ｎｓ （ｆ＝１６．６７ＭＩヒ）とした場合、テー
ブルＲＯＭ１０ａ、１０ｂへのアクセス時間は３クロツ
ク、高速スイッチバッファｌｏｃ、１０ｄからのデータ
入手時間は１クロツクで十分である。テーブルＲＯＭと
それに対応する高速スイッチバッファとを並列にドライ
ブする場合は、３クロツクでデータバスｄ上に必要なデ
ータを乗せることができる。
出力を、ＲＯＭのアクセスと独立して高速に行う。この
結果、ｄに示すデータバスが一系統しかなくても、２つ
のテーブルＲＯＭのアクセス動作を並行して行うことが
できる。マイクロシーケンサ４の動作サイクルタイムを
６０ｎｓ （ｆ＝１６．６７ＭＩヒ）とした場合、テー
ブルＲＯＭ１０ａ、１０ｂへのアクセス時間は３クロツ
ク、高速スイッチバッファｌｏｃ、１０ｄからのデータ
入手時間は１クロツクで十分である。テーブルＲＯＭと
それに対応する高速スイッチバッファとを並列にドライ
ブする場合は、３クロツクでデータバスｄ上に必要なデ
ータを乗せることができる。
第３図は本発明の装置により正弦関数を求めるオペレー
ションフローを示している。関数テーブルＲＯＭ１０は
大容量のため、０〜２πの間をＺｌ” （８１９２）分
割もすれば、テーラ−展開の１次演算程度を十分な精度
（３２ｂｉｔ浮動小数点程度の精度）を得ることが可能
である。
ションフローを示している。関数テーブルＲＯＭ１０は
大容量のため、０〜２πの間をＺｌ” （８１９２）分
割もすれば、テーラ−展開の１次演算程度を十分な精度
（３２ｂｉｔ浮動小数点程度の精度）を得ることが可能
である。
正弦関数としては次の（１）式で表わされる。
５ｕｎ（Ｘ） 岬５ｊｎ（Ｘ’ ）＋（Ｘ ＊ｃｏｓ
（Ｘ’ ） ・・・（１）但し Ｘ’ ＝ＩＮ”Ｉ’ （ＸＩ−） ＴＮＴは引数を越えない最大の整数 α：テーブルの関数値間隔 関数値間隔α、ぞの逆数−の値は定数ＲＯＭＩＩに格納
している。定数ＲＯＭＩＩはアクセスタイム１００ｎｓ
程度の小容量のＥＰＲＯＭを用いている。したがって、
２クロツク（サイクルタイム６０ｎｓ）でアクセス可能
である。第３図に示すフローは、オペレーションが早く
終了する順に■〜ｑΦのオペレーション番号を付けであ
る。横に並べて記したオペレーションは並行に処理可能
なことを示している。各オペレーションの右横に必要と
するクロック数（サイクルタイム６０ｎｓ時）を記した
。
（Ｘ’ ） ・・・（１）但し Ｘ’ ＝ＩＮ”Ｉ’ （ＸＩ−） ＴＮＴは引数を越えない最大の整数 α：テーブルの関数値間隔 関数値間隔α、ぞの逆数−の値は定数ＲＯＭＩＩに格納
している。定数ＲＯＭＩＩはアクセスタイム１００ｎｓ
程度の小容量のＥＰＲＯＭを用いている。したがって、
２クロツク（サイクルタイム６０ｎｓ）でアクセス可能
である。第３図に示すフローは、オペレーションが早く
終了する順に■〜ｑΦのオペレーション番号を付けであ
る。横に並べて記したオペレーションは並行に処理可能
なことを示している。各オペレーションの右横に必要と
するクロック数（サイクルタイム６０ｎｓ時）を記した
。
いま、Ｘの正弦値５ＩＮ（Ｘ）を求める場合に。
テーラ−展開の１水解Ｓ１’、Ｎ（Ｘ’ ）＋ａ ５ｋ
ｃＯｓ（Ｘ’ ）でこれを求めるとする。Ｘ′はＸの近
傍値であるが、これはテーブルインデックス値と等価と
みなせるから、２つの独立したテーブルＲＯＭ １０
ａ 。
ｃＯｓ（Ｘ’ ）でこれを求めるとする。Ｘ′はＸの近
傍値であるが、これはテーブルインデックス値と等価と
みなせるから、２つの独立したテーブルＲＯＭ １０
ａ 。
１０ｂにＳＩＮ （Ｘ’ ）、ＣＯ８（Ｘ’ ）の関数
値をテーブル化して持てば良い。このときＸ′は、１Ｎ
Ｔ（Ｘ−一）とすることができる。Ｉ Ｎ ’Ｉ”は引
数を越えない最大の整数であるが、０〜２７ｃを２ｎ分
割したテーブルを用いれば、単に浮動小数点の乗算ＸＩ
二を行い、結果を補数表現の整数表現にフォーマット変
換すれば、テーブルインデックス値Ｘ′を求めることが
できる。
値をテーブル化して持てば良い。このときＸ′は、１Ｎ
Ｔ（Ｘ−一）とすることができる。Ｉ Ｎ ’Ｉ”は引
数を越えない最大の整数であるが、０〜２７ｃを２ｎ分
割したテーブルを用いれば、単に浮動小数点の乗算ＸＩ
二を行い、結果を補数表現の整数表現にフォーマット変
換すれば、テーブルインデックス値Ｘ′を求めることが
できる。
次に演算フローを追ってみる。まず、Ｘの値は汎用レジ
スタ７内にあるとし、■でこれを乗算器６に格納し、乗
算の第１オペランドとする。これを並行して−の値を定
数ＲＯＭＩＩから引き、直接乗算器６へ格納して乗算の
第２オペランドとすす る。次に■でＩＮＴ （ＸＩ−）の演算を行いチーα プル・ＲＯＭアドレス・ラッチ９へ格納する操作と■で
αの値を定数ＲＯＭＩＩから引く操作とを並行に行う。
スタ７内にあるとし、■でこれを乗算器６に格納し、乗
算の第１オペランドとする。これを並行して−の値を定
数ＲＯＭＩＩから引き、直接乗算器６へ格納して乗算の
第２オペランドとすす る。次に■でＩＮＴ （ＸＩ−）の演算を行いチーα プル・ＲＯＭアドレス・ラッチ９へ格納する操作と■で
αの値を定数ＲＯＭＩＩから引く操作とを並行に行う。
■のオペレーションは、基本的に乗算１回で済み、乗算
時間を２４０ｎｓとすると、テーブルＲＯＭアドレス・
ラッチ９へのストア時間１クロック分を含めても４クロ
ツクで完了する。
時間を２４０ｎｓとすると、テーブルＲＯＭアドレス・
ラッチ９へのストア時間１クロック分を含めても４クロ
ツクで完了する。
定数ＲＯＭＩＩから得たαの値は、データバスの競合を
避け、かつ■、■のオペレーションを優先するため、次
のステップで実行する。以上で関数テーブルのインデッ
クス情報が得られたため、続いて５ＩＮ（Ｘ、’）テー
ブルＲＯＭｌ０からそのインデックス情報に対応した必
要な値を引く操作■と、同様に５ＵＮ（Ｘ’）のテーブ
ルＲＯＭｌ０から必要な値を引く操作■とを並行に行う
。また。
避け、かつ■、■のオペレーションを優先するため、次
のステップで実行する。以上で関数テーブルのインデッ
クス情報が得られたため、続いて５ＩＮ（Ｘ、’）テー
ブルＲＯＭｌ０からそのインデックス情報に対応した必
要な値を引く操作■と、同様に５ＵＮ（Ｘ’）のテーブ
ルＲＯＭｌ０から必要な値を引く操作■とを並行に行う
。また。
■、■と並行に、■でαの値を乗算器６に格納する操作
を行う、オペレーション■では、得られた結果を第１オ
ペランドとして乗算器６に格納する操作も併せて行い、
オペレーション■では、■のオペレーションと同様に、
データバスの競合を避けかつ■のオペレーションを優先
するために、結果の格納操作を次のステップで行う。オ
ペレーション■では、α串ＣＯ８（Ｘ’ ）の乗算を行
い、結果を加算器に格納する。これと並行して、オペレ
ーション■で、■で得られた５ＩＮ（Ｘ’）の値を演算
論理回路５内の加算器に格納する操作を行う、最後にオ
ペレーション［相］で、５ＩＮ（Ｘ’）＋［α申Ｃｏ５
（Ｘ’ ）］の加算を行い、結果を汎用レジスタ７の１
つに返す。加算も乗算と同様２４０ｎｓ （３クロツ
ク）で行うとする。以上のオペレーションにおける基本
演算は、データも含めてすべて浮動小数点で行う。（た
だし、テーブルＲＯＭアドレス・ラッチへ格納するデー
タは補数表現を用いた整数値である） ここで例に挙げた正弦関数の演算オペレーションは、加
算１回２乗算２回であり非常に少ないオペレーションス
テップ数で完了する。また、フロースルーの合計クロッ
ク数で１７クロツク（１クロック６０ｎｓ、合計１．０
２μｓ ）で完了する。
を行う、オペレーション■では、得られた結果を第１オ
ペランドとして乗算器６に格納する操作も併せて行い、
オペレーション■では、■のオペレーションと同様に、
データバスの競合を避けかつ■のオペレーションを優先
するために、結果の格納操作を次のステップで行う。オ
ペレーション■では、α串ＣＯ８（Ｘ’ ）の乗算を行
い、結果を加算器に格納する。これと並行して、オペレ
ーション■で、■で得られた５ＩＮ（Ｘ’）の値を演算
論理回路５内の加算器に格納する操作を行う、最後にオ
ペレーション［相］で、５ＩＮ（Ｘ’）＋［α申Ｃｏ５
（Ｘ’ ）］の加算を行い、結果を汎用レジスタ７の１
つに返す。加算も乗算と同様２４０ｎｓ （３クロツ
ク）で行うとする。以上のオペレーションにおける基本
演算は、データも含めてすべて浮動小数点で行う。（た
だし、テーブルＲＯＭアドレス・ラッチへ格納するデー
タは補数表現を用いた整数値である） ここで例に挙げた正弦関数の演算オペレーションは、加
算１回２乗算２回であり非常に少ないオペレーションス
テップ数で完了する。また、フロースルーの合計クロッ
ク数で１７クロツク（１クロック６０ｎｓ、合計１．０
２μｓ ）で完了する。
従来の収束式の反復演算によれば、最低でも１０回程度
の加算１乗算が必要であり、１２０ｎｓ程度（本例の２
倍の速度）の演算器を用いても付加的なオペレーション
を含めると２．５〜３μｓかかる。現在実用化している
マイクロ・プロセッサ用の演算コプロセッサは、最も高
速なものでレジスタ間の演算を乗算３μｓ、正弦関数２
３μｓ程度で実行する６本方式は、関数演算においても
２０倍以上の性能比を示す、（従来方式は、高速演算器
を使用しても７〜９倍程度） 以上述べた本発明の実施例によれば、次の効果がある。
の加算１乗算が必要であり、１２０ｎｓ程度（本例の２
倍の速度）の演算器を用いても付加的なオペレーション
を含めると２．５〜３μｓかかる。現在実用化している
マイクロ・プロセッサ用の演算コプロセッサは、最も高
速なものでレジスタ間の演算を乗算３μｓ、正弦関数２
３μｓ程度で実行する６本方式は、関数演算においても
２０倍以上の性能比を示す、（従来方式は、高速演算器
を使用しても７〜９倍程度） 以上述べた本発明の実施例によれば、次の効果がある。
（］）マイクロ・シーケンサにより直接操作可能な大容
敏関数テーブルＲＯＭを備えテーラ−展開の１次ないし
２次程度の簡単な演算処理をマイクロ・プログラミング
制御することによって、少ないステップ数で高速に関数
演算を行える。
敏関数テーブルＲＯＭを備えテーラ−展開の１次ないし
２次程度の簡単な演算処理をマイクロ・プログラミング
制御することによって、少ないステップ数で高速に関数
演算を行える。
（２）テーブルＲＯＭ等の内容も含めて、すべてを浮動
小数点で処理することにより、精度補正等の付加的なオ
ペレーションを要しない。
小数点で処理することにより、精度補正等の付加的なオ
ペレーションを要しない。
（３）テーブルＲＯＭや定数ＲＯＭアクセスと１乗算器
、演算論理回路の操作さらにはデータ移動操作等を並列
に行うことによって、実質的なＲＯＭアクセス時間を減
少させ、安価、低速なＲＯＭを用いても処理の高速化を
図っている。
、演算論理回路の操作さらにはデータ移動操作等を並列
に行うことによって、実質的なＲＯＭアクセス時間を減
少させ、安価、低速なＲＯＭを用いても処理の高速化を
図っている。
（４）１つの関数演算に２つ以上の関数値を必要とする
場合、独立した関数テーブルＲＯＭをそれに応じて許す
限り設け、テーブルから必要なデータを引く操作を並列
処理することによって、実質的なＲＯＭアクセス時間を
減少させ、安価低速なＲＯＭを用いても処理の高速化を
図っている。
場合、独立した関数テーブルＲＯＭをそれに応じて許す
限り設け、テーブルから必要なデータを引く操作を並列
処理することによって、実質的なＲＯＭアクセス時間を
減少させ、安価低速なＲＯＭを用いても処理の高速化を
図っている。
（５）以上の結果、従来高速演算器を用いても、マイク
ロ・プロセッサ用演算コプロセッサの７〜９倍程度にし
かならなかった関数演算処理を性能比２０倍以上に向上
させることが可能である。
ロ・プロセッサ用演算コプロセッサの７〜９倍程度にし
かならなかった関数演算処理を性能比２０倍以上に向上
させることが可能である。
本発明によれば、関数値を浮動小数点フォーマットで格
納し、かつマイクロ・シーケンサが直接操作可能な関数
テーブルＲＯＭを必要なだけ？）［小数点演算処理装置
内に設け、それらを他のテーブルＲＯＭあるいは浮動小
数点乗算器、演算論理回路等と並列制御し、テーブル内
の関数近傍値を使ったごく簡単な近似式によって浮動小
数点タイプの補間演算行うことによって、少ない基本演
算とオペレーション・ステップ数で、浮動小数点演算処
理装置が直接関数演算処理を行うので、マイクロ・プロ
セッサ用演算コプロセッサに比して加減乗算並の高い性
能比を、関数演算においても実現可能なマイクロ・プロ
グラム制御方式の浮動小数点演算処理装置を提供するこ
とができる。
納し、かつマイクロ・シーケンサが直接操作可能な関数
テーブルＲＯＭを必要なだけ？）［小数点演算処理装置
内に設け、それらを他のテーブルＲＯＭあるいは浮動小
数点乗算器、演算論理回路等と並列制御し、テーブル内
の関数近傍値を使ったごく簡単な近似式によって浮動小
数点タイプの補間演算行うことによって、少ない基本演
算とオペレーション・ステップ数で、浮動小数点演算処
理装置が直接関数演算処理を行うので、マイクロ・プロ
セッサ用演算コプロセッサに比して加減乗算並の高い性
能比を、関数演算においても実現可能なマイクロ・プロ
グラム制御方式の浮動小数点演算処理装置を提供するこ
とができる。
第１図は本発明の浮動小数点演算処理装置の一実施例を
示すハードウェア・ブロック図、第２図は本発明の装置
を構成するテーブルＲＯＭ部の構成を示す図、第３図は
本発明の装置で正弦関数を演算する際の処理の流れを示
す図である。 ■・・・外部バスインターフェース、２山マクロ命令デ
コーダ、３・・・命令キュー、４・・マイクロ・シーケ
ンサ、５・・・演算論理回路、６・・・乗算器、７・・
・汎用レジスタファイル、８・・ワークレジスタ、９・
−・テーブルＲＯＭアドレス・ラッチ、１０・・・関数
テーブルＲＯＭ、ｌ １−・・定数ｒ＜ ＯＭ、１２−
＝ −７’ トＬ／ツシングユニット。
示すハードウェア・ブロック図、第２図は本発明の装置
を構成するテーブルＲＯＭ部の構成を示す図、第３図は
本発明の装置で正弦関数を演算する際の処理の流れを示
す図である。 ■・・・外部バスインターフェース、２山マクロ命令デ
コーダ、３・・・命令キュー、４・・マイクロ・シーケ
ンサ、５・・・演算論理回路、６・・・乗算器、７・・
・汎用レジスタファイル、８・・ワークレジスタ、９・
−・テーブルＲＯＭアドレス・ラッチ、１０・・・関数
テーブルＲＯＭ、ｌ １−・・定数ｒ＜ ＯＭ、１２−
＝ −７’ トＬ／ツシングユニット。
Claims (1)
- 【特許請求の範囲】 １、浮動小数点演算型演算論理回路と浮動小数点型乗算
器とレジスタファイルとそれらをマイクロ・コード制御
するためのマイクロ・コード格納用メモリとマイクロ・
シーケンサとを有するマイクロ・コード制御型浮動小数
点演算装置において、浮動小数点型関数を計算するため
の近傍解を演算に必要なだけ十分な数格納する関数テー
ブルＲＯＭと、関数テーブルのテーブル・アドレスを指
定するためにマイクロ・シーケンサが直接操作可能なテ
ーブル・アドレス・ラッチとを設け、マイクロ・シーケ
ンサが関数テーブルＲＯＭのテーブル・アドレス計算を
行い、その結果をテーブル・アドレス・ラッチにセット
することによって直接関数テーブルから必要なデータを
取り出し、それを利用して演算論理回路及び乗算器によ
り浮動小数点型関数を計算して結果を与えることを特徴
とする浮動小数点演算処理装置。 ２、特許請求の範囲第１項記載の浮動小数点演算処理装
置において、関数テーブルＲＯＭはその内容を浮動小数
点型で記述したことを特徴とする浮動小数点演算処理装
置。 ３、特許請求の範囲第１項記載の浮動小数点演算処理装
置において、関数テーブルＲＯＭの操作を、演算処理回
路、乗算器及びレジスタファイルの操作と独立、並行に
行える様にし、加減乗除算操作及びデータ移動操作と必
要な関数テーブルＲＯＭから必要なデータを取り出す操
作とを並列処理することを特徴とする浮動小数点演算処
理装置。 ４、特許請求の範囲第１項記載の浮動小数点演算処理装
置において、一つの関数を計算するのに複数の異った関
数テーブルを用意する場合、それらを独立したＲＯＭに
記憶させてマイクロシーケンサが独立、並行にテーブル
を操作できる様にすることによって、必要とする複数の
関数テーブル・データを同時に入手できることを特徴と
した浮動小数点演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279587A JPH0766372B2 (ja) | 1986-11-26 | 1986-11-26 | 浮動小数点演算処理装置 |
| US07/123,279 US4870608A (en) | 1986-11-26 | 1987-11-20 | Method and apparatus for floating point operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279587A JPH0766372B2 (ja) | 1986-11-26 | 1986-11-26 | 浮動小数点演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133270A true JPS63133270A (ja) | 1988-06-06 |
| JPH0766372B2 JPH0766372B2 (ja) | 1995-07-19 |
Family
ID=17613064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279587A Expired - Fee Related JPH0766372B2 (ja) | 1986-11-26 | 1986-11-26 | 浮動小数点演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870608A (ja) |
| JP (1) | JPH0766372B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153848A (en) * | 1988-06-17 | 1992-10-06 | Bipolar Integrated Technology, Inc. | Floating point processor with internal free-running clock |
| CA2074769C (en) * | 1991-08-09 | 2001-03-20 | International Business Machines Corporation | Formula processor |
| US5305248A (en) * | 1993-04-23 | 1994-04-19 | International Business Machines Corporation | Fast IEEE double precision reciprocals and square roots |
| US6543026B1 (en) * | 1999-09-10 | 2003-04-01 | Lsi Logic Corporation | Forward error correction apparatus and methods |
| CA2325615A1 (en) * | 2000-11-10 | 2002-05-10 | Robert F. Enenkel | Method and apparatus for evaluating polynomials and rational functions |
| US20140324936A1 (en) * | 2013-04-30 | 2014-10-30 | Texas Instruments Incorporated | Processor for solving mathematical operations |
| US9875084B2 (en) | 2016-04-28 | 2018-01-23 | Vivante Corporation | Calculating trigonometric functions using a four input dot product circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583038A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | テ−ブル参照式三角関数演算方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1536845A (en) * | 1975-02-26 | 1978-12-20 | Bell & Howell Ltd | Generation of mathematical functions |
| US4351025A (en) * | 1979-07-06 | 1982-09-21 | Hall Jr William B | Parallel digital computer architecture |
| US4700319A (en) * | 1985-06-06 | 1987-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Arithmetic pipeline for image processing |
-
1986
- 1986-11-26 JP JP61279587A patent/JPH0766372B2/ja not_active Expired - Fee Related
-
1987
- 1987-11-20 US US07/123,279 patent/US4870608A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583038A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | テ−ブル参照式三角関数演算方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766372B2 (ja) | 1995-07-19 |
| US4870608A (en) | 1989-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |