JP3180447B2 - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装置
に係わり、特に、ディジタルデータをファジイ演算処理
するに好適なディジタル信号処理装置に関する。
に係わり、特に、ディジタルデータをファジイ演算処理
するに好適なディジタル信号処理装置に関する。
【０００２】
【従来の技術】近年、ディジタル信号処理装置として
は、処理の高速化が求められており、このような要求に
対処した装置として図１１に示される装置が知られてい
る。図１１は従来のディジタル信号処理装置（ＤＳＰ）
の概略を示すものである。図１１において、４１は命令
ＲＯＭであり、各種命令を記憶するようになっている。
４２は命令レコーダであり、命令ＲＯＭ４１に記憶され
た命令を解釈して実行するようになっている。４３はポ
インタＸであり、メモリＸ４４のアドレスを生成するよ
うになっている。４４はメモリＸであり、各種のデータ
を記憶するために用いられている。４５はポインタＹで
あり、メモリＹ４６のアドレスを生成するようになって
いる。４６はメモリＹであり、各種のデータを記憶する
ために用いられている。４７は乗算器であり、各種の演
算を高速に実行することができる。４８はバレルシフタ
であり、データのシフトを高速に実行することができ
る。４９はＡＬＵであり加減算及び論理演算等各種演算
を実行することができる。５０はレジスタであり、ＡＬ
Ｕ４９が一時的に使う各種演算データを保持することが
できる。５１は外部インターフェイスであり、外部装置
とのデータ転送を行うことができる。５２，５３，５
４，５５はそれぞれラッチである。
は、処理の高速化が求められており、このような要求に
対処した装置として図１１に示される装置が知られてい
る。図１１は従来のディジタル信号処理装置（ＤＳＰ）
の概略を示すものである。図１１において、４１は命令
ＲＯＭであり、各種命令を記憶するようになっている。
４２は命令レコーダであり、命令ＲＯＭ４１に記憶され
た命令を解釈して実行するようになっている。４３はポ
インタＸであり、メモリＸ４４のアドレスを生成するよ
うになっている。４４はメモリＸであり、各種のデータ
を記憶するために用いられている。４５はポインタＹで
あり、メモリＹ４６のアドレスを生成するようになって
いる。４６はメモリＹであり、各種のデータを記憶する
ために用いられている。４７は乗算器であり、各種の演
算を高速に実行することができる。４８はバレルシフタ
であり、データのシフトを高速に実行することができ
る。４９はＡＬＵであり加減算及び論理演算等各種演算
を実行することができる。５０はレジスタであり、ＡＬ
Ｕ４９が一時的に使う各種演算データを保持することが
できる。５１は外部インターフェイスであり、外部装置
とのデータ転送を行うことができる。５２，５３，５
４，５５はそれぞれラッチである。
【０００３】以上のように構成されたディジタル信号処
理装置について、以下その動作について説明する。ま
ず、命令ＲＯＭ４１に記憶された命令が読み出され、こ
の命令が命令レコーダ４２で解釈されると、その命令に
従って、メモリＸ４４とメモリＹ４６のアドレスが生成
されるとともに、これらのメモリからデータが出力さ
れ、このデータを基に乗算器４７及びＡＬＵ４９で各種
の演算が行われる。そして演算が実行されるに従って、
命令ＲＯＭ４１の命令が順次読み出され、読み出された
命令に従ってデータの演算が順番に実行される。
理装置について、以下その動作について説明する。ま
ず、命令ＲＯＭ４１に記憶された命令が読み出され、こ
の命令が命令レコーダ４２で解釈されると、その命令に
従って、メモリＸ４４とメモリＹ４６のアドレスが生成
されるとともに、これらのメモリからデータが出力さ
れ、このデータを基に乗算器４７及びＡＬＵ４９で各種
の演算が行われる。そして演算が実行されるに従って、
命令ＲＯＭ４１の命令が順次読み出され、読み出された
命令に従ってデータの演算が順番に実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のディジタル信号処理装置は、主に乗算、加算、減算
を高速に実行するための構成となっており、最小値、最
大値等の演算を行うときには、比較命令、分岐命令、デ
ータ転送命令等複数の命令を必要とする。特に、ファジ
イ演算等を行うときには、複数の命令を実行するのに多
数の処理を行わなければならず、演算処理を高速にでき
ないという問題があった。
来のディジタル信号処理装置は、主に乗算、加算、減算
を高速に実行するための構成となっており、最小値、最
大値等の演算を行うときには、比較命令、分岐命令、デ
ータ転送命令等複数の命令を必要とする。特に、ファジ
イ演算等を行うときには、複数の命令を実行するのに多
数の処理を行わなければならず、演算処理を高速にでき
ないという問題があった。
【０００５】本発明は、上記従来の課題を解決するもの
であり、最小値または最大値演算を高速に実行すること
ができるディジタル信号処理装置を提供することを目的
とするものである。
であり、最小値または最大値演算を高速に実行すること
ができるディジタル信号処理装置を提供することを目的
とするものである。
【０００６】また本発明の他の目的は、ファジイ演算の
メンバシップ関数を表すデータテーブルによるデータの
変換を高速に実行することができるディジタル信号処理
装置を提供することにある。
メンバシップ関数を表すデータテーブルによるデータの
変換を高速に実行することができるディジタル信号処理
装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のデータ伝送路からのデータをそれ
ぞれラッチする複数のラッチ手段と、各ラッチ手段にラ
ッチされたデータを順次取りこみこれらのデータの最小
値または最大値演算を実行する演算手段と、演算手段の
演算結果を保持する保持手段と、保持手段に保持された
データの転送を指令する転送指令手段とを備えているデ
ィジタル信号処理装置を構成したものである。
に、本発明は、複数のデータ伝送路からのデータをそれ
ぞれラッチする複数のラッチ手段と、各ラッチ手段にラ
ッチされたデータを順次取りこみこれらのデータの最小
値または最大値演算を実行する演算手段と、演算手段の
演算結果を保持する保持手段と、保持手段に保持された
データの転送を指令する転送指令手段とを備えているデ
ィジタル信号処理装置を構成したものである。
【０００８】また、データを記憶する複数の記憶手段
と、各記憶手段からデータを取り込みこれらのデータの
最小値または最大値演算を実行する第１演算手段と、第
１演算手段の演算結果とこの演算結果とは異なるデータ
を取り込みこれらのデータの最小値または最大値演算を
実行する第２演算手段と、第２演算手段の演算結果を保
持する保持手段と、保持手段に保持されたデータの第２
演算手段への転送を指令する転送指令手段とを備えてい
るディジタル信号処理装置を構成したものである。
と、各記憶手段からデータを取り込みこれらのデータの
最小値または最大値演算を実行する第１演算手段と、第
１演算手段の演算結果とこの演算結果とは異なるデータ
を取り込みこれらのデータの最小値または最大値演算を
実行する第２演算手段と、第２演算手段の演算結果を保
持する保持手段と、保持手段に保持されたデータの第２
演算手段への転送を指令する転送指令手段とを備えてい
るディジタル信号処理装置を構成したものである。
【０００９】さらに、データテーブルに従ったデータを
記憶する複数の記憶手段と、データを保持する保持手段
と、一方の記憶手段に記憶されたデータと保持手段に保
持されたデータとを取り込み指定のデータを順次保持手
段へ転送するデータ選択手段と、保持手段に保持された
データと他方の記憶手段に記憶されたデータとを取り込
みこれらのデータの最小値または最大値演算を実行する
演算手段と、演算手段の演算結果を指定のデータテーブ
ルに従ったデータに変換するデータ変換制御手段とを備
えているディジタル信号処理装置構成したものである。
記憶する複数の記憶手段と、データを保持する保持手段
と、一方の記憶手段に記憶されたデータと保持手段に保
持されたデータとを取り込み指定のデータを順次保持手
段へ転送するデータ選択手段と、保持手段に保持された
データと他方の記憶手段に記憶されたデータとを取り込
みこれらのデータの最小値または最大値演算を実行する
演算手段と、演算手段の演算結果を指定のデータテーブ
ルに従ったデータに変換するデータ変換制御手段とを備
えているディジタル信号処理装置構成したものである。
【００１０】
【作用】本発明は上記した構成によって、最小値、最大
値演算を１命令（１マシンサイクル）で実行することが
できる。
値演算を１命令（１マシンサイクル）で実行することが
できる。
【００１１】また、複数の演算手段をパイプライン構成
としたため、最大値−最小値合成を高速に実行すること
ができる。さらに、データテーブルの変換を行うときに
は、入力データとデータテーブル内のしきい値データと
の比較を行い、その比較結果から変換データの転送を同
時に実行することができるため、高速なデータ変換が可
能となる。また入力データに対応するデータテーブルの
位置を同時に求めることもできる。
としたため、最大値−最小値合成を高速に実行すること
ができる。さらに、データテーブルの変換を行うときに
は、入力データとデータテーブル内のしきい値データと
の比較を行い、その比較結果から変換データの転送を同
時に実行することができるため、高速なデータ変換が可
能となる。また入力データに対応するデータテーブルの
位置を同時に求めることもできる。
【００１２】
【実施例】以下、本発明の一実施例を図面に従って説明
する。図１は本発明の構成を示すものである。
する。図１は本発明の構成を示すものである。
【００１３】図１において、ディジタル信号処理装置
は、ポインタＸ１、メモリＸ２、ラッチ（ＰＸＬＴ）
３、ポインタＹ４、メモリＹ５、ラッチ（ＰＹＬＴ）
６、ラッチ（ＣＬＴ）７、ラッチ（ＤＬＴ）８、演算器
（ＦＡＬＵＳ）９、ラッチ（ＡＬＴ）１０、ラッチ（Ｂ
ＬＴ）１１、演算器（ＦＡＬＵＭ）１２、汎用レジスタ
１３、マルチプレクサ１４、ケーブル変換制御器１５を
備えて構成されている。ポインタＸ１は命令レコーダか
らの命令に従ってメモリＸ２のアドレスを生成し、ポイ
ンタＹ４はメモリＹ５のアドレスを生成するようになっ
ている。演算器９はラッチ７，８からのデータを取り込
み、最小値、最大値等の各種演算を行い、演算結果をラ
ッチ１１を介して演算器１２へ出力するようになってい
る。演算器１２はランチ１０，１１からのデータを取り
込み、これらのデータを基に最小値、最大値演算等各種
演算を行うように構成されている。
は、ポインタＸ１、メモリＸ２、ラッチ（ＰＸＬＴ）
３、ポインタＹ４、メモリＹ５、ラッチ（ＰＹＬＴ）
６、ラッチ（ＣＬＴ）７、ラッチ（ＤＬＴ）８、演算器
（ＦＡＬＵＳ）９、ラッチ（ＡＬＴ）１０、ラッチ（Ｂ
ＬＴ）１１、演算器（ＦＡＬＵＭ）１２、汎用レジスタ
１３、マルチプレクサ１４、ケーブル変換制御器１５を
備えて構成されている。ポインタＸ１は命令レコーダか
らの命令に従ってメモリＸ２のアドレスを生成し、ポイ
ンタＹ４はメモリＹ５のアドレスを生成するようになっ
ている。演算器９はラッチ７，８からのデータを取り込
み、最小値、最大値等の各種演算を行い、演算結果をラ
ッチ１１を介して演算器１２へ出力するようになってい
る。演算器１２はランチ１０，１１からのデータを取り
込み、これらのデータを基に最小値、最大値演算等各種
演算を行うように構成されている。
【００１４】演算器９、演算器１２は具体的には、図２
に示されるように、ＡＬＵ１６、零検出器１７、符号検
出器１８、マルチプレクサ１９、ＦＡＬＵ制御器２０を
備えて構成されている。ＡＬＵ１６はＡバスとＢバスか
らのデータと取り込み、これらのデータの加減算と論理
演算を行うようになっている。零検出器１７はＡＬＵ１
６出力が零であることを検出し、検出信号をＦＡＬＵ制
御器２０へ出力するようになっている。符号検出器１８
はＡＬＵ１６出力の符号を検出し、この検出結果をＦＡ
ＬＵ制御器２０へ出力するようになっている。マルチプ
レクサ１９はＦＡＬＵ制御器２０からの指令に従って、
ＡＬＵ１６からのデータとＡバスとＢバスからのデータ
を順次出力するようになっている。ＦＡＬＵ制御器２０
はＦＡＬＵの動作を制御するものであり、ＡＬＵ１６に
動作ファンクションを与え、マルチプレクサ１９の制御
を行うことができる。そして最小値、最大値演算を行う
ときには、ＡＬＵ１６には減算のファンクションを実行
させ、零検出器１７の検出出力と符号検出器１８の検出
出力を基に、マルチプレクサ１９に対してＡバスまたは
Ｂバスからのデータを選択させるようになっている。
に示されるように、ＡＬＵ１６、零検出器１７、符号検
出器１８、マルチプレクサ１９、ＦＡＬＵ制御器２０を
備えて構成されている。ＡＬＵ１６はＡバスとＢバスか
らのデータと取り込み、これらのデータの加減算と論理
演算を行うようになっている。零検出器１７はＡＬＵ１
６出力が零であることを検出し、検出信号をＦＡＬＵ制
御器２０へ出力するようになっている。符号検出器１８
はＡＬＵ１６出力の符号を検出し、この検出結果をＦＡ
ＬＵ制御器２０へ出力するようになっている。マルチプ
レクサ１９はＦＡＬＵ制御器２０からの指令に従って、
ＡＬＵ１６からのデータとＡバスとＢバスからのデータ
を順次出力するようになっている。ＦＡＬＵ制御器２０
はＦＡＬＵの動作を制御するものであり、ＡＬＵ１６に
動作ファンクションを与え、マルチプレクサ１９の制御
を行うことができる。そして最小値、最大値演算を行う
ときには、ＡＬＵ１６には減算のファンクションを実行
させ、零検出器１７の検出出力と符号検出器１８の検出
出力を基に、マルチプレクサ１９に対してＡバスまたは
Ｂバスからのデータを選択させるようになっている。
【００１５】図３は上記実施例の実行例を示すものであ
り、図３にはデータの転送経路が示されている。以下、
最小値または最大値演算における動作を図３に従って説
明する。まず演算に用いられる２つのデータはＡバス、
Ｂバスよりラッチ１０，１１を介して演算器１２に転送
され、演算器１２で最小値または最大値の演算が実行さ
れ、この演算結果がレジスタ１３の何れかのレジスタに
書き込まれる。以下、Ａバス、Ｂバスへの転送のソース
を命令で与えると、レジスタ−レジスタ、レジスタ−メ
モリＸ２、レジスタ１３−メモリＹ５、メモリＸ２−メ
モリＹ５間の演算が１命令（１マシンサイクル）で実行
される。
り、図３にはデータの転送経路が示されている。以下、
最小値または最大値演算における動作を図３に従って説
明する。まず演算に用いられる２つのデータはＡバス、
Ｂバスよりラッチ１０，１１を介して演算器１２に転送
され、演算器１２で最小値または最大値の演算が実行さ
れ、この演算結果がレジスタ１３の何れかのレジスタに
書き込まれる。以下、Ａバス、Ｂバスへの転送のソース
を命令で与えると、レジスタ−レジスタ、レジスタ−メ
モリＸ２、レジスタ１３−メモリＹ５、メモリＸ２−メ
モリＹ５間の演算が１命令（１マシンサイクル）で実行
される。
【００１６】図４には第２の実行例が示されており、図
４には複数の演算器９，１２をパイプライン接続したと
きのデータの転送経路が示されている。ここで、ベクト
ルＸ＝［ｘ１，ｘ２，…，ｘｎ］、Ｙ＝［ｙ１，ｙ２，
…ｙｎ］は、図５に示されるように、メモリＸ２、メモ
リＹ５内に連続して記憶されている。そしてここでは、
最大値−最小値合成を以下の式に従って実行することに
ついて説明する。
４には複数の演算器９，１２をパイプライン接続したと
きのデータの転送経路が示されている。ここで、ベクト
ルＸ＝［ｘ１，ｘ２，…，ｘｎ］、Ｙ＝［ｙ１，ｙ２，
…ｙｎ］は、図５に示されるように、メモリＸ２、メモ
リＹ５内に連続して記憶されている。そしてここでは、
最大値−最小値合成を以下の式に従って実行することに
ついて説明する。
【００１７】Ｘ○Ｙ＝（ｘ１∧ｙ１）∨（ｘ２∧ｙ２）
∨…∨（ｘｎ∧ｙｎ） まず、メモリＸ２の内容ｘｉはＡバスよりラッチ７を介
して演算器９へ転送され、メモリＹ５の内容ＹｉはＢバ
スよりラッチ８を介して演算器９へ転送される。そして
各メモリの内容に従った演算が演算器９で行われ、演算
結果がラッチ１１へ転送される。このラッチ１１には演
算器９で１マシンサイクル毎に演算された結果が保持さ
れており、ラッチ１１に演算結果が転送される毎にラッ
チ１１に保持された演算結果が演算器１２へ転送され
る。演算器１２にはレジスタ１３のＲ０に保持されたデ
ータがラッチ１０から転送されており、演算器１２はラ
ッチ１０，１１から入力されたデータを基に最大値演算
を実行し、この演算結果をレジスタ１３のＲ０に書き込
む。このときポインタＸ１、ポインタＹ４は次のデータ
のアドレスを生成し、このアドレスに従ったデータがメ
モリＸ２、メモリＹ５からＡバス、Ｂバスへ出力され、
以下同様の処理が行われる。そしてこれらの演算処理は
以下の式によって表される。 （１）Ｒ０←０ （２）ＢＬＴ←ＭＸ（ＡＸ０）∧ＭＹ（ＡＹ０） （３）ＢＬＴ←ＭＸ（ＡＸ１）∧ＭＹ（ＡＹ１）、Ｒ０←Ｒ０∨ＢＬＴ ・ ・ （ｎ＋２）ＢＬＴ←ＭＸ（ＡＸｎ）∧ＭＹ（ＡＹｎ）、Ｒ０←Ｒ０∨ＢＬＴ （ｎ＋３）Ｒ０←Ｒ０∨ＢＬＴ このように、本実施例によれば、最大値−最小値合成を
パイプラインで処理しているため、ｎ＋３マシンサイク
ルで実行が可能である。なお、最小値−最大値合成も同
様に行うことができる。また上記各式において、∧は最
小値演算において（）内の小さい値を返す演算を示し、
∨は最大値演算において、（）内の大きい値を返す演算
を示すようになっている。
∨…∨（ｘｎ∧ｙｎ） まず、メモリＸ２の内容ｘｉはＡバスよりラッチ７を介
して演算器９へ転送され、メモリＹ５の内容ＹｉはＢバ
スよりラッチ８を介して演算器９へ転送される。そして
各メモリの内容に従った演算が演算器９で行われ、演算
結果がラッチ１１へ転送される。このラッチ１１には演
算器９で１マシンサイクル毎に演算された結果が保持さ
れており、ラッチ１１に演算結果が転送される毎にラッ
チ１１に保持された演算結果が演算器１２へ転送され
る。演算器１２にはレジスタ１３のＲ０に保持されたデ
ータがラッチ１０から転送されており、演算器１２はラ
ッチ１０，１１から入力されたデータを基に最大値演算
を実行し、この演算結果をレジスタ１３のＲ０に書き込
む。このときポインタＸ１、ポインタＹ４は次のデータ
のアドレスを生成し、このアドレスに従ったデータがメ
モリＸ２、メモリＹ５からＡバス、Ｂバスへ出力され、
以下同様の処理が行われる。そしてこれらの演算処理は
以下の式によって表される。 （１）Ｒ０←０ （２）ＢＬＴ←ＭＸ（ＡＸ０）∧ＭＹ（ＡＹ０） （３）ＢＬＴ←ＭＸ（ＡＸ１）∧ＭＹ（ＡＹ１）、Ｒ０←Ｒ０∨ＢＬＴ ・ ・ （ｎ＋２）ＢＬＴ←ＭＸ（ＡＸｎ）∧ＭＹ（ＡＹｎ）、Ｒ０←Ｒ０∨ＢＬＴ （ｎ＋３）Ｒ０←Ｒ０∨ＢＬＴ このように、本実施例によれば、最大値−最小値合成を
パイプラインで処理しているため、ｎ＋３マシンサイク
ルで実行が可能である。なお、最小値−最大値合成も同
様に行うことができる。また上記各式において、∧は最
小値演算において（）内の小さい値を返す演算を示し、
∨は最大値演算において、（）内の大きい値を返す演算
を示すようになっている。
【００１８】図６は第３の実行例を示すものであり、図
６にはデータの転送経路が示されている。ここでは、図
７のデータテーブルによるデータの変換を説明する。こ
のデータテーブルは図８に示されるように、メモリＸ、
メモリＹにデータとして記憶されている。そして入力デ
ータはレジスタ１３のＲ０に保持されている。まず、レ
ジスタ１３のＲ０に保持されたデータがラッチ１０を介
して演算器１２に転送されるとともに、ポインタＸ１の
アドレスで指定されたメモリＸ２のデータがＢバス、ラ
ッチ１１を介して演算器１２に転送されると、両者のデ
ータが演算器１２で比較される。そして演算器１２の演
算結果がテーブル変換制御器１５へ出力されると、デー
タ変換制御器１５においてデータテーブルによるデータ
の変換が行われる。この動作は次の（表１）に示される
処理によって行われ、マルチプレクサ１４、ラッチ３、
ラッチ６が制御される。同時にポインタＸ１とポインタ
Ｙ４が１マシンサイクル毎にインクリメントされる。
６にはデータの転送経路が示されている。ここでは、図
７のデータテーブルによるデータの変換を説明する。こ
のデータテーブルは図８に示されるように、メモリＸ、
メモリＹにデータとして記憶されている。そして入力デ
ータはレジスタ１３のＲ０に保持されている。まず、レ
ジスタ１３のＲ０に保持されたデータがラッチ１０を介
して演算器１２に転送されるとともに、ポインタＸ１の
アドレスで指定されたメモリＸ２のデータがＢバス、ラ
ッチ１１を介して演算器１２に転送されると、両者のデ
ータが演算器１２で比較される。そして演算器１２の演
算結果がテーブル変換制御器１５へ出力されると、デー
タ変換制御器１５においてデータテーブルによるデータ
の変換が行われる。この動作は次の（表１）に示される
処理によって行われ、マルチプレクサ１４、ラッチ３、
ラッチ６が制御される。同時にポインタＸ１とポインタ
Ｙ４が１マシンサイクル毎にインクリメントされる。
【００１９】
【表１】
【００２０】最終的な演算結果はレジスタ１３のＲ０の
値によって異なり、次の（表２）に示されるような値と
なる。またこの場合データテーブル変換は５マシンサイ
クルで実行することができる。
値によって異なり、次の（表２）に示されるような値と
なる。またこの場合データテーブル変換は５マシンサイ
クルで実行することができる。
【００２１】
【表２】
【００２２】次に、第４の実行例について説明する。こ
こでは、図９に示されるデータテーブルの変換について
説明する。このデータテーブルの内容は図１０に示され
るメモリＸ、メモリＹにそれぞれ記憶されている。な
お、Ｃ４とＣ３は同じ値に設定されている。またｔ４は
ｔ３より大きい値に設定されている。またデータの転送
経路及びデータの演算処理は上記第３の実行例と同様で
あり、実行結果も同様であるのでこれらの内容について
は省略する。またこの実行例の場合には、ラッチ３、ラ
ッチ６により入力データが対応するデータテーブルの位
置がわかる。従って、この後、一次近似を使う変換を行
う場合、高速に演算処理を実行することができる。
こでは、図９に示されるデータテーブルの変換について
説明する。このデータテーブルの内容は図１０に示され
るメモリＸ、メモリＹにそれぞれ記憶されている。な
お、Ｃ４とＣ３は同じ値に設定されている。またｔ４は
ｔ３より大きい値に設定されている。またデータの転送
経路及びデータの演算処理は上記第３の実行例と同様で
あり、実行結果も同様であるのでこれらの内容について
は省略する。またこの実行例の場合には、ラッチ３、ラ
ッチ６により入力データが対応するデータテーブルの位
置がわかる。従って、この後、一次近似を使う変換を行
う場合、高速に演算処理を実行することができる。
【００２３】なお、上記実施例では、演算器９、演算器
１２は最小値、最大値演算を行うものについて述べた
が、各演算器は加減算、乗算、論理演算等も実行するこ
とができる。
１２は最小値、最大値演算を行うものについて述べた
が、各演算器は加減算、乗算、論理演算等も実行するこ
とができる。
【００２４】
【発明の効果】本発明は上記実施例より明らかなよう
に、以下に示す効果を有する。
に、以下に示す効果を有する。
【００２５】（１）演算器に最小値、最大値演算機能を
持たせているため、ファジイ演算等で用いられる最小値
または最大値演算を高速に実行することができる。
持たせているため、ファジイ演算等で用いられる最小値
または最大値演算を高速に実行することができる。
【００２６】（２）複数の演算手段をパイプライン構成
としているため、最大値−最小値合成、最小値−最大値
合成等のファジイ演算を高速に実行することができる。
としているため、最大値−最小値合成、最小値−最大値
合成等のファジイ演算を高速に実行することができる。
【００２７】（３）データの比較とその結果によるデー
タ転送を同時に実行できるため、データテーブルによる
データ変換を高速に実行できる。
タ転送を同時に実行できるため、データテーブルによる
データ変換を高速に実行できる。
【００２８】（４）データテーブルによるデータ変換に
おいて、入力データが対応するデータテーブルの位置を
高速に求めることができる。
おいて、入力データが対応するデータテーブルの位置を
高速に求めることができる。
【図１】本発明におけるディジタル信号装置の基本構成
を示すブロック図
を示すブロック図
【図２】本発明の演算器の構成例を説明するためのブロ
ック図
ック図
【図３】本発明の第１の実行例の動作を説明するための
図
図
【図４】本発明の第２の実行例の動作を説明するための
図
図
【図５】第２の実行例に用いられるメモリの構成説明図
【図６】本発明の第３の実行例の動作を説明するための
図
図
【図７】データテーブルの構成説明図
【図８】第３の実行例に用いられるメモリの構成説明図
【図９】本発明の第４の実行例に用いられるデータテー
ブルの構成図
ブルの構成図
【図１０】本発明の第４の実行例に用いられるメモリの
構成説明図
構成説明図
【図１１】従来のディジタル信号処理装置のブロック構
成図
成図
１ ポインタＸ ２ メモリＸ ３ ラッチ（ＰＸＬＴ） ４ ポインタＹ ５ メモリＹ ６ ラッチ（ＰＹＬＴ） ７ ラッチ（ＣＬＴ） ８ ラッチ（ＢＬＴ） ９ 演算器（ＦＡＬＵＳ） １０ ラッチ（ＡＬＴ） １１ ラッチ（ＢＬＴ） １２ 演算器（ＦＡＬＵＭ） １３ 汎用レジスタ １４ マルチプレクサ １５ テーブル変換制御器
Claims (3)
- 【請求項１】 複数のデータ伝送路からのデータをそれ
ぞれラッチする複数のラッチ手段と、各ラッチ手段にラ
ッチされたデータを順次取りこみこれらのデータの最小
値または最大値演算を実行する演算手段と、演算手段の
演算結果を保持する保持手段と、保持手段に保持された
データの転送を指令する転送指令手段とを備えているデ
ィジタル信号処理装置。 - 【請求項２】 データを記憶する複数の記憶手段と、各
記憶手段からデータを取り込みこれらのデータの最小値
または最大値演算を実行する第１演算手段と、第１演算
手段の演算結果とこの演算結果とは異なるデータを取り
込みこれらのデータの最小値または最大値演算を実行す
る第２演算手段と、第２演算手段の演算結果を保持する
保持手段と、保持手段に保持されたデータの第２演算手
段への転送を指令する転送指令手段とを備えているディ
ジタル信号処理装置。 - 【請求項３】 データテーブルに従ったデータを記憶す
る複数の記憶手段と、データを保持する保持手段と、一
方の記憶手段に記憶されたデータと保持手段に保持され
たデータとを取り込み指定のデータを順次保持手段へ転
送するデータ選択手段と、保持手段に保持されたデータ
と他方の記憶手段に記憶されたデータとを取り込みこれ
らのデータの最小値または最大値演算を実行する演算手
段と、演算手段の演算結果を指定のデータテーブルに従
ったデータに変換するデータ変換制御手段とを備えてい
るディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17960892A JP3180447B2 (ja) | 1992-07-07 | 1992-07-07 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17960892A JP3180447B2 (ja) | 1992-07-07 | 1992-07-07 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628154A JPH0628154A (ja) | 1994-02-04 |
| JP3180447B2 true JP3180447B2 (ja) | 2001-06-25 |
Family
ID=16068727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17960892A Expired - Fee Related JP3180447B2 (ja) | 1992-07-07 | 1992-07-07 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180447B2 (ja) |
-
1992
- 1992-07-07 JP JP17960892A patent/JP3180447B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628154A (ja) | 1994-02-04 |
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